CN108470804A - 一种发光二极管芯片的制作方法、衬底及发光二极管芯片 - Google Patents
一种发光二极管芯片的制作方法、衬底及发光二极管芯片 Download PDFInfo
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- 239000000758 substrate Substances 0.000 title claims abstract description 136
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 claims abstract description 151
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000000926 separation method Methods 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 63
- 238000005755 formation reaction Methods 0.000 claims description 63
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 230000002401 inhibitory effect Effects 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 description 15
- 239000010408 film Substances 0.000 description 14
- 229910002601 GaN Inorganic materials 0.000 description 11
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 8
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000009616 inductively coupled plasma Methods 0.000 description 4
- 229910017083 AlN Inorganic materials 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical group O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
本发明公开了一种发光二极管芯片的制作方法、衬底及发光二极管芯片，属于半导体技术领域。方法包括：提供一衬底，衬底上设有多个呈阵列排列的凸起部，各个凸起部之间设有介质，介质的高度低于凸起部的高度；在各个凸起部上形成低温缓冲层；在各个低温缓冲层上横向生长，形成半导体层，位于各个低温缓冲层之间的半导体层与介质间隔设置形成相互连通的空腔；生长N型半导体层、有源层、P型半导体层；开设凹槽；设置N型电极和P型电极；将N型电极和P型电极固定在基板上；将衬底放入蚀刻液中，使蚀刻液通过空腔蚀刻各个凸起部上的低温缓冲层和各个低温缓冲层上的半导体层，分离衬底形成发光二极管芯片。本发明可提高芯片良率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种发光二极管芯片的制作方法、衬底及发光二极管芯片。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是利用半导体的PN结电致发光原理制成的一种半导体发光器件。氮化镓基LED器件具有光电转换效率高、热导率好、抗辐射、物理化学性质稳定等优点，在显示屏、照明和背光源领域的应用已经逐渐普及。
微型发光二极管(英文简称：Micro LED)是指在一个芯片上集成高密度的微米级LED阵列，如同LED显示屏一样，每个像素可以定址和单独驱动点亮。Micro LED是新一代的显示技术，与现有的微显示技术(英文：Micro display)相比，具有自发光、光学系统简单、色彩饱和度和对比度高、兼顾低功耗和快速反应等优势，综合了薄膜晶体管液晶显示器(英文：thin film transistor-liquid crystal display，简称：TFT-LCD)和LED两大技术特点，可应用在柔性显示器、透明显示器上。
Micro LED的制作方法通常包括：在衬底上依次层叠缓冲层、N型半导体层、有源层、P型半导体层；在P型半导体层上开设延伸至N型半导体层的凹槽，在凹槽内的N型半导体层上形成延伸至衬底的隔离槽；在凹槽内的N型半导体层上设置N型电极，同时在P型半导体层上形成P型电极；将P型电极和N型电极固定在基板上；采用激光剥离技术去除衬底。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
激光剥离技术会产生热效应和应力，对LED造成不可避免的损伤。而且Micro LED的尺寸为微米级，损伤造成的影响将更加显著，导致产品良率太低，无法进行工业生产。
发明内容
为了解决现有技术的问题，本发明实施例提供了一种发光二极管芯片的制作方法、衬底及发光二极管芯片。所述技术方案如下：
一方面，本发明实施例提供了一种发光二极管芯片的制作方法，所述制作方法包括：
提供一衬底，所述衬底上设有多个呈阵列排列的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的高度低于所述凸起部的高度；
在各个所述凸起部上形成低温缓冲层；
在各个所述低温缓冲层上横向生长，形成铺设在各个所述低温缓冲层以及各个所述低温缓冲层之间的二维平面状的半导体层，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔；
在所述半导体层上依次生长N型半导体层、有源层、P型半导体层；
在所述P型半导体层上开设延伸至所述N型半导体层的凹槽；
在所述凹槽内的N型半导体层上设置N型电极，同时在所述P型半导体层上设置P型电极；
将所述N型电极和所述P型电极固定在基板上；
将所述衬底放入蚀刻液中，使所述蚀刻液通过所述空腔蚀刻各个所述凸起部上的低温缓冲层和各个所述低温缓冲层上的半导体层，分离衬底形成发光二极管芯片。
可选地，所述衬底设有所述凸起部的表面上还设有纵横交错的多个沟道，所述多个沟道将多个所述凸起部排成的阵列分成多个方阵，相邻两个所述方阵之间的距离大于相邻两个所述凸起部之间的距离，各个所述方阵之间设有所述介质。
优选地，所述提供一衬底，包括：
获取一平片衬底；
采用光刻技术在所述平片衬底上各个所述凸起部所在的区域形成第一光刻胶；
在所述第一光刻胶的保护下图形化所述平片衬底，将所述平片衬底变成设有所述凸起部的衬底；
去除所述第一光刻胶；
采用光刻技术在所述衬底上各个所述方阵所在的区域形成第二光刻胶；
在所述第二光刻胶的保护下图形化所述衬底，形成所述沟道；
去除所述第二光刻胶；
在所述衬底上沉积所述介质，所述介质的高度低于所述凸起部的高度；
采用光刻技术和刻蚀技术去除所述凸起部上的介质。
优选地，相邻两个所述方阵之间的距离为5μm～100μm。
可选地，各个所述凸起部投影在所述衬底上得到的区域中两点之间的最大距离为0.3μm～5μm，相邻两个所述凸起部之间的距离为1μm～10μm。
可选地，所述凸起部的上表面的面积大于所述凸起部的下表面的面积。
另一方面，本发明实施例提供了一种发光二极管芯片的衬底，所述衬底上设有多个呈阵列排列的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的高度低于所述凸起部的高度。
可选地，所述衬底设有所述凸起部的表面上还设有纵横交错的多个沟道，所述多个沟道将多个所述凸起部排成的阵列分成多个方阵，相邻两个所述方阵之间的距离大于相邻两个所述凸起部之间的距离，各个所述方阵之间设有所述介质。
又一方面，本发明实施例提供了一种发光二极管芯片，所述发光二极管芯片包括衬底、低温缓冲层、半导体层、N型半导体层、有源层、P型半导体层、N型电极和P型电极，所述衬底上设有多个呈阵列排列的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的高度低于所述凸起部的高度；所述低温缓冲层设置在各个所述凸起部上，所述半导体层铺设在各个所述低温缓冲层以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔；所述N型半导体层、所述有源层、所述P型半导体层依次层叠在所述半导体层上，所述P型半导体层上设有延伸至所述N型半导体层的凹槽，所述N型电极设置在所述凹槽内的N型半导体层上，所述P型电极设置在所述P型半导体层上。
可选地，所述衬底设有所述凸起部的表面上还设有纵横交错的多个沟道，所述多个沟道将多个所述凸起部排成的阵列分成多个方阵，相邻两个所述方阵之间的距离大于相邻两个所述凸起部之间的距离，各个所述方阵之间设有所述介质。
本发明实施例提供的技术方案带来的有益效果是：
通过在衬底上设置多个呈阵列排列的凸起部，各个凸起部上形成有低温缓冲层，各个凸起部之间设有用于抑制外延生长的介质，因此半导体层只能在低温缓冲层上进行外延生长；半导体层在低温缓冲层上先呈三维岛状，然后沿三维岛状的侧壁进行横向生长，使得相邻两个低温缓冲层之间通过半导体层铺平，最后整体变成二维平面状；同时介质的高度低于凸起部的高度，生长在各个低温缓冲层之间的半导体层与介质之间会间隔设置，形成相互连通的空腔，待后续将衬底放入蚀刻液中时，蚀刻液可以通过空腔蚀刻各个凸起部上的低温缓冲层，从而将衬底与发光二极管芯片自然分离，有效避免激光剥离技术分离衬底对发光二极管芯片的损伤，提高发光二极管芯片的良率，尤其适用于Micro LED的工业化生产。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种发光二极管芯片的制作方法的流程图；
图2a是本发明实施例提供的制作方法在执行步骤101之后形成的发光二极管芯片的主视图；
图2b是本发明实施例提供的制作方法在执行步骤101之后形成的发光二极管芯片的俯视图；
图3a是本发明实施例提供的制作方法在执行步骤102之后形成的发光二极管芯片的主视图；
图3b是本发明实施例提供的制作方法在执行步骤102之后形成的发光二极管芯片的俯视图；
图4a是本发明实施例提供的制作方法在执行步骤103之后形成的发光二极管芯片的主视图；
图4b是本发明实施例提供的制作方法在执行步骤103之后形成的发光二极管芯片的俯视图；
图5是本发明实施例提供的制作方法在执行步骤104之后形成的发光二极管芯片的主视图；
图6是本发明实施例提供的制作方法在执行步骤105之后形成的发光二极管芯片的主视图；
图7是本发明实施例提供的制作方法在执行步骤106之后形成的发光二极管芯片的主视图；
图8是本发明实施例提供的制作方法在执行步骤107之后形成的发光二极管芯片的主视图；
图9是本发明实施例提供的制作方法在执行步骤108之后形成的发光二极管芯片的主视图；
图10是本发明实施例提供的另一种发光二极管芯片的制作方法的流程图；
图11a是本发明实施例提供的制作方法在执行步骤201之后形成的发光二极管芯片的主视图；
图11b是本发明实施例提供的制作方法在执行步骤201之后形成的发光二极管芯片的俯视图；
图12a是本发明实施例提供的制作方法在执行步骤202之后形成的发光二极管芯片的主视图；
图12b是本发明实施例提供的制作方法在执行步骤202之后形成的发光二极管芯片的俯视图；
图13a是本发明实施例提供的制作方法在执行步骤203之后形成的发光二极管芯片的主视图；
图13b是本发明实施例提供的制作方法在执行步骤203之后形成的发光二极管芯片的俯视图；
图14是本发明实施例提供的制作方法在执行步骤204之后形成的发光二极管芯片的主视图；
图15是本发明实施例提供的制作方法在执行步骤205之后形成的发光二极管芯片的主视图；
图16是本发明实施例提供的制作方法在执行步骤206之后形成的发光二极管芯片的主视图；
图17是本发明实施例提供的制作方法在执行步骤207之后形成的发光二极管芯片的主视图；
图18是本发明实施例提供的制作方法在执行步骤208之后形成的发光二极管芯片的主视图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种发光二极管芯片的制作方法，图1为本发明实施例提供的一种发光二极管芯片的制作方法的流程图，参见图1，该制作方法包括：
步骤101：提供一衬底，衬底上设有多个呈阵列排列的凸起部，各个凸起部之间设有用于抑制外延生长的介质，介质的高度低于凸起部的高度。
图2a为本发明实施例提供的制作方法在执行步骤101之后形成的发光二极管芯片的主视图，图2b为本发明实施例提供的制作方法在执行步骤101之后形成的发光二极管芯片的俯视图。其中，10表示衬底，11表示凸起部，12表示介质。参见图2a和图2b，多个凸起部11呈阵列排列在衬底10上，介质12设置在各个凸起部11之间，并且介质12的高度h1低于凸起部11的高度h2。
具体地，衬底和凸起部的材料可以为蓝宝石，介质的材料可以为二氧化硅。
可选地，如图2a所示，各个凸起部11投影在衬底10上得到的区域中两点之间的最大距离d1可以为0.3μm～5μm，相邻两个凸起部11之间的距离d2可以为1μm～10μm。
结合下文内容，各个凸起部投影在衬底上得到的区域中两点之间的最大距离可达到5μm，相邻两个凸起部边缘之间的距离不小于1μm，使得相邻两个凸起部之间具有一定的间隔，间隔可以设置介质抑制外延材料的生长形成空腔，实现衬底的分离；同时相邻两个凸起部之间的距离不超过10μm，可以避免由于相邻两个凸起部之间的距离太大而导致半导体层无法铺设在相邻两个凸起部上形成的低温缓冲层之间，半导体层铺设在各个低温缓冲层和各个低温缓冲层之间以便继续生长N型半导体层、有源层和P型半导体层。另外，各个凸起部投影在衬底上得到的区域中两点之间的最大距离不小于0.3μm，可以避免由于凸起部的表面面积太小而无法形成低温缓冲层。
具体地，如图2a所示，各个凸起部11的高度h2可以为0.5～10μm。
结合下文内容，如果各个凸起部的高度低于0.5μm，则可能导致凸起部和介质之间的高度差太小，后续无法形成供蚀刻液流动的空腔，如果保证一定的高度差，又可能导致介质无法设置；如果各个凸起部的高度高于10μm，则制作工艺困难，还可能造成材料的浪费，增大生产成本。
可选地，如图2a所示，凸起部11的上表面的面积可以小于或等于下表面的面积，实现简单方便。
优选地，凸起部的上表面的面积也可以大于下表面的面积，此时在空腔体积一定的情况下，可以减小相邻两个低温缓冲层之间的距离，有利于半导体层铺设在整个平面上，而在低温缓冲层之间的距离一定的情况下，也可以增大空腔的体积，有利于分离衬底。
在具体实现时，可以在等离子体蚀刻过程中控制等离子体组分的比例达到高刻蚀速率进行凸起部的形貌控制，形成上表面的面积大于下表面的面积的凸起部。
具体地，凸起部11可以呈圆柱形、正梯形圆台形、倒梯形圆台形、多边柱形，正梯形多边台型，或倒梯形多边台型。
例如，在衬底上设置多个顶面直径为1μm，底面直径为3μm，高度为3μm的圆台，相邻两个圆台底面边缘之间的距离为1μm。
在实际应用中，如图2b所示，多个凸起部设置在衬底进行外延生长的整个表面上。
具体地，衬底可以通过制作得到，也可以直接提供的。比如第一次制作发光二极管芯片时，由于现有的衬底都是平片衬底，因此会对平片衬底进行处理，得到所需的衬底；等到第二次制作发光二极管芯片时，结合下文内容，第一次制作发光二极管芯片之后会将衬底分离，因此可以直接使用分离得到的衬底，即将一次制作的衬底进行循环使用，从而大大降低了实现成本。
进一步地，衬底可以采用如下方式制作：
获取一平片衬底；
采用光刻技术在平片衬底上各个凸起部所在的区域形成第一光刻胶；
在第一光刻胶的保护下图形化平片衬底，将平片衬底变成设有凸起部的衬底；
去除第一光刻胶；
在衬底上沉积介质，介质的高度低于凸起部的高度；
采用光刻技术和刻蚀技术去除凸起部上的介质。
步骤102：在各个凸起部上形成低温缓冲层。
图3a为本发明实施例提供的制作方法在执行步骤102之后形成的发光二极管芯片的主视图，图3b为本发明实施例提供的制作方法在执行步骤102之后形成的发光二极管芯片的俯视图。其中，21表示低温缓冲层。参见图3a和图3b，每个凸起部11上都设有一个低温缓冲层21。
具体地，该步骤102可以包括：
采用金属有机化合物化学气相沉积(英文：Metal organic Chemical VaporDeposition，简称MOCVD)在低温条件下在衬底上沉积低温缓冲层(如采用MOCVD在衬底上530℃沉积20nm的GaN作为低温缓冲层)，或通过磁控溅射技术在衬底上沉积低温缓冲层(如采用磁控溅射技术在衬底上600℃沉积25nm的AlN作为低温缓冲层)；
采用光刻技术在位于凸起部上的低温缓冲层上形成光刻胶；
利用腐蚀溶液(如KOH溶液)蚀刻没有光刻胶保护的低温缓冲层，去除介质上的低温缓冲层；
去除光刻胶。
具体地，低温缓冲层的材料可以采用氮化镓、氮化铝和氮化铝镓中的一种。
进一步地，当低温缓冲层的材料采用磁控溅射沉积的氮化铝时，低温缓冲层的厚度可以为20nm～30nm，沉积温度可以为400℃～600℃，沉积压力可以为0.1Pa～10Pa。
当低温缓冲层的材料采用MOCVD沉积的氮化镓或氮化铝镓时，低温缓冲层的厚度可以为20nm～30nm，沉积温度可以为500℃～550℃，沉积压力可以为100mbar～300mbar。
步骤103：在各个低温缓冲层上横向生长，形成铺设在各个低温缓冲层以及各个低温缓冲层之间的二维平面状的半导体层，位于各个低温缓冲层之间的半导体层与介质间隔设置形成相互连通的空腔。
在实际应用中，在衬底上进行外延生长时，外延材料会先铺满衬底(即低温缓冲层)；然后进行三维生长，形成一个个独立的岛状结构，再在岛状结构的侧面进行横向生长，相邻两个岛状结构上横向生长的外延材料汇合在一起，形成平面结构(即半导体层)；最后在平面结构依次形成各个层状结构(包括N型半导体层、有源层和P型半导体层等)。
在本实施例中，半导体层将相邻两个低温缓冲层之间填满之后，由于各个凸起部之间设有用于抑制外延生长的介质，因此半导体层不会在介质上进行外延生长，而仅在低温缓冲层上进行外延生长。同时由于介质的高度低于凸起部的高度，因此半导体层和介质之间具有一定的间隔，形成空腔。
图4a为本发明实施例提供的制作方法在执行步骤103之后形成的发光二极管芯片的主视图，图4b为本发明实施例提供的制作方法在执行步骤103之后形成的发光二极管芯片的俯视图。其中，22表示半导体层，22a表示空腔。参见图4a和图4b，各个低温缓冲层21和各个低温缓冲层21之间都设置有半导体层22，半导体层22与介质12间隔设置形成空腔22a。
具体地，半导体层的材料可以为未掺杂的氮化镓或氮化铝镓。
进一步地，半导体层的厚度可以为1μm～10μm，生长温度可以为950℃～1100℃，生长压力可以为100mbar～800mbar。
步骤104：在半导体层上依次生长N型半导体层、有源层、P型半导体层。
具体地，N型半导体层的材料可以为N型掺杂的氮化镓，P型半导体层的材料可以为P型掺杂的氮化镓；有源层可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置，量子阱的材料可以为氮化铟镓，量子垒的材料可以为氮化镓。
进一步地，N型半导体层的厚度可以为1.5μm～4μm，生长温度可以为1000℃～1100℃，生长压力可以为100mbar～500mbar；量子阱的厚度可以为2nm～3.5nm，数量可以为3个～20个，生长温度可以为700℃～800℃，生长压力可以为100mbar～800mbar；量子垒的厚度可以为5nm～20nm，数量可以为4个～21个，生长温度可以为750℃～900℃，生长压力可以为100mbar～800mbar；P型半导体层的厚度可以为50nm～500nm，生长温度可以为800℃～1000℃，生长压力可以为100mbar～800mbar。
图5为本发明实施例提供的制作方法在执行步骤104之后形成的发光二极管芯片的主视图。其中，30表示N型半导体层，40表示有源层，50表示P型半导体层。参见图5，N型半导体层30、有源层40、P型半导体层50依次层叠在半导体层22上。
步骤105：在P型半导体层上开设延伸至N型半导体层的凹槽。
图6为本发明实施例提供的制作方法在执行步骤105之后形成的发光二极管芯片的主视图。其中，50a表示凹槽。参见图6，凹槽50a从P型半导体层50延伸至N型半导体层30。
具体地，该步骤105可以包括：
在P型半导体层上除凹槽所在区域之外的区域形成光刻胶；
在光刻胶的保护下干法刻蚀P型半导体层和有源层，形成凹槽；
去除光刻胶。
可选地，该制作方法还可以包括：
在P型半导体层上形成透明导电层。
具体地，透明导电层的材料可以为氧化铟锡(英文：Indium tin oxide，简称：ITO)。
步骤106：在凹槽内的N型半导体层上设置N型电极，同时在P型半导体层上设置P型电极。
图7为本发明实施例提供的制作方法在执行步骤106之后形成的发光二极管芯片的主视图。其中，61表示N型电极，62表示P型电极。参见图7，N型电极61设置在凹槽50a内的N型半导体层30上，P型电极62设置在P型半导体层50上。
具体地，该步骤106可以包括：
采用光刻技术在凹槽内除N型电极所在区域之外的区域、P型半导体层上除P型电极所在区域之外的区域形成光刻胶；
在光刻胶、凹槽内的N型半导体层和P型半导体层上铺设电极材料；
去除光刻胶和光刻胶上的电极材料，N型半导体层上的电极材料形成N型电极，P型半导体层上的电极材料形成P型电极。
具体地，电极材料可以采用铬、铝、钛、银、镍、铂、金中的一种或多种。
在实际应用中，通常还需要采用电感耦合等离子体蚀刻(英文：InductivelyCouple Plasma Etch，简称：ICP)在凹槽内的N型半导体层上开设延伸至衬底的隔离槽，从而形成多个相互独立的发光二极管芯片。
步骤107：将N型电极和P型电极固定在基板上。
图8为本发明实施例提供的制作方法在执行步骤107之后形成的发光二极管芯片的主视图。其中，70表示基板。参见图8，N型电极61和P型电极62分别固定在基板70上的不同区域。
具体地，基板可以是具有正负电极的附铜陶瓷板，或具有正负电极电路的PCB板，或仅为陶瓷基板。
步骤108：将衬底放入蚀刻液中，使蚀刻液通过空腔蚀刻各个凸起部上的低温缓冲层和各个低温缓冲层上的半导体层，分离衬底形成发光二极管芯片。
图9为本发明实施例提供的制作方法在执行步骤108之后形成的发光二极管芯片的主视图。参见图9，蚀刻液通过空腔22a进入发光二极管芯片内，溶解掉凸起部11上的低温缓冲层21，使衬底10与发光二极管芯片分离。
具体地，蚀刻液中的溶质可以包括氢氧化钠或氢氧化钾。
优选地，在蚀刻过程中，可以对蚀刻液进行辅助加热，提高蚀刻速率。
本发明实施例通过在衬底上设置多个呈阵列排列的凸起部，各个凸起部上形成有低温缓冲层，各个凸起部之间设有用于抑制外延生长的介质，因此半导体层只能在低温缓冲层上进行外延生长；半导体层首先在低温缓冲层上呈三维岛状生长，然后半导体层会沿三维岛状的侧壁进行横向生长，使得相邻两个低温缓冲层之间通过半导体层铺平，最后整体变成二维平面状；同时介质的高度低于凸起部的高度，生长在各个低温缓冲层之间的半导体层与介质之间会间隔设置，形成相互连通的空腔，待后续将衬底放入蚀刻液中时，蚀刻液可以通过空腔蚀刻各个凸起部上的低温缓冲层，从而将衬底与发光二极管芯片自然分离，有效避免激光剥离技术分离衬底对发光二极管芯片的损伤，提高发光二极管芯片的良率，尤其适用于Micro LED的工业化生产。
本发明实施例提供了另一种发光二极管芯片的制作方法，图10为本发明实施例提供的另一种发光二极管芯片的制作方法的流程图，参见图10，该制作方法包括：
步骤201：提供一衬底，衬底上设有多个呈阵列排列的凸起部和纵横交错的多个沟道，多个沟道将多个凸起部排成的阵列分成多个方阵，相邻两个方阵之间的距离大于相邻两个凸起部之间的距离，各个方阵之间和各个凸起部之间均设有用于抑制外延生长的介质，介质的高度低于凸起部的高度。
图11a为本发明实施例提供的制作方法在执行步骤201之后形成的发光二极管芯片的主视图，图11b为本发明实施例提供的制作方法在执行步骤201之后形成的发光二极管芯片的俯视图。其中，10表示衬底，11表示凸起部，12表示介质，13表示沟道，13a表示方阵。参见图11a和图11b，多个凸起部11呈阵列排列在衬底10上，沟道13在衬底10上纵横交错，将多个凸起部11排成的阵列分成多个方阵13a，相邻两个方阵13a之间的距离d3大于相邻两个凸起部11之间的距离d2，各个方阵13a之间和各个凸起部11之间均设有用于抑制外延生长的介质12，介质12的高度h1低于凸起部11的高度h2。
结合上下文内容，图11a和图11b所示的衬底与图2a和图2b所示的衬底基本相同，不同之处主要在于，图11a和图11b所示的衬底上还设有沟道13，将多个凸起部11排成的阵列分成多个方阵13a。
由于各个方阵之间也设有用于抑制外延生长的介质，同时由于相邻两个方阵之间的距离大于相邻两个凸起部之间的距离，相邻两个方阵之间的距离太大，导致相邻两个方阵的低温缓冲层上生长的半导体层之间无法通过横向生长汇合在一起，因此可以将各个发光二极管芯片自然分离，避免采用ICP技术形成隔离槽所引入的缺陷，从而有效降低发光二极管芯片侧壁的缺陷密度。
可选地，如图11b所示，相邻两个方阵13a之间的距离d3可以为5μm～100μm。
结合下文内容，相邻两个方阵之间的距离不小于5μm，可以确保相邻两个方阵之间的距离足够大，自然形成多个相互独立的发光二极管芯片；同时相邻两个方阵之间的距离不大于100μm，可以一次生产尽可能多数量的发光二极管芯片，提高发光二极管芯片的生产效率、以及资源的利用率。
具体地，如图11b所示，各个方阵13a的边长d4可以为10μm～300μm。
例如，在衬底上设置多个纵横交错的沟道，划分出多个边长为50μm的方阵，相邻两个方阵之间的距离为10μm。
可选地，该步骤201可以包括：
获取一平片衬底；
采用光刻技术在平片衬底上各个凸起部所在的区域形成第一光刻胶；
在第一光刻胶的保护下图形化平片衬底，将平片衬底变成设有凸起部的衬底；
去除第一光刻胶；
采用光刻技术在衬底上各个方阵所在的区域形成第二光刻胶；
在第二光刻胶的保护下图形化衬底，形成沟道；
去除第二光刻胶；
在衬底上沉积介质，介质的高度低于凸起部的高度；
采用光刻技术和刻蚀技术去除凸起部上的介质。
步骤202：在各个凸起部上形成低温缓冲层。
具体地，该步骤202可以与步骤102相同，在此不再详述。
图12a为本发明实施例提供的制作方法在步骤202之后形成的发光二极管芯片的主视图，图12b为本发明实施例提供的制作方法在步骤202之后形成的发光二极管芯片的俯视图。其中，21表示低温缓冲层。参见图12a和图12b，每个凸起部11上都设有一个低温缓冲层21。
步骤203：在各个低温缓冲层上横向生长，形成铺设在各个低温缓冲层以及各个低温缓冲层之间的二维平面状的半导体层，位于各个低温缓冲层之间的半导体层与介质间隔设置形成相互连通的空腔。
如前所述，相邻两个方阵之间的距离大于相邻两个凸起部之间的距离，使得相邻两个方阵之间的距离太大，这样相邻两个方阵的低温缓冲层之间也无法通过横向生长半导体层汇合在一起，因此半导体层只设置在各个方阵13a上。
图13a为本发明实施例提供的制作方法在步骤203之后形成的发光二极管芯片的主视图，图13b为本发明实施例提供的制作方法在步骤203之后形成的发光二极管芯片的俯视图。其中，22表示半导体层，22a表示空腔。参见图13a和图13b，各个方阵13a中的各个低温缓冲层21和各个低温缓冲层21之间都设置有半导体层22，半导体层22与介质12间隔设置形成空腔22a，同时各个方阵13a之间的沟道13上还是只有介质12。
步骤204：在半导体层上依次生长N型半导体层、有源层、P型半导体层。
具体地，该步骤204可以与步骤104类似，主要区别在于，步骤204中各个方阵之间的沟道上设置有用于抑制外延生长的介质，因此N型半导体层、有源层、P型半导体层也不会生长在介质上，只在半导体层上生长。
图14为本发明实施例提供的制作方法在执行步骤204之后形成的发光二极管芯片的主视图。其中，30表示N型半导体层，40表示有源层，50表示P型半导体层。参见图14，N型半导体层30、有源层40、P型半导体层50依次层叠在方阵13a中的半导体层22上。
步骤205：在P型半导体层上开设延伸至N型半导体层的凹槽。
具体地，该步骤205可以与步骤105相同，在此不再详述。
图15为本发明实施例提供的制作方法在执行步骤205之后形成的发光二极管芯片的主视图。其中，50a表示凹槽。参见图15，每个方阵13a中设有一个凹槽50a，各个凹槽50a从P型半导体层50延伸至N型半导体层30。
步骤206：在凹槽内的N型半导体层上设置N型电极，同时在P型半导体层上设置P型电极。
具体地，该步骤206可以与步骤106相同，在此不再详述。
图16为本发明实施例提供的制作方法在执行步骤206之后形成的发光二极管芯片的主视图。其中，61表示N型电极，62表示P型电极。参见图16，每个方阵13a中设有一个N型电极61和一个P型电极62，各个N型电极61设置在凹槽50a内的N型半导体层30上，各个P型电极62设置在P型半导体层50上。
步骤207：将N型电极和P型电极固定在基板上。
具体地，该步骤207可以与步骤107相同，在此不再详述。
图17为本发明实施例提供的制作方法在执行步骤207之后形成的发光二极管芯片的主视图。其中，70表示基板。参见图17，N型电极61和P型电极62分别固定在基板70上的不同区域。
步骤208：将衬底放入蚀刻液中，使蚀刻液通过空腔蚀刻各个凸起部上的低温缓冲层和各个低温缓冲层上的半导体层，分离衬底形成发光二极管芯片。
具体地，该步骤208可以与步骤108类似，主要区别在于，步骤208中各个半导体层之间设有纵横交错的沟道，更有利于蚀刻液进入发光二极管芯片的内部，便于进行衬底分离。
图18为本发明实施例提供的制作方法在执行步骤208之后形成的发光二极管芯片的主视图。参见图18，蚀刻液通过沟道13和空腔22a进入发光二极管芯片内，溶解掉凸起部11上的低温缓冲层21，使衬底10与发光二极管芯片分离。
本发明实施例进一步通过在衬底上设置纵横交错的多个沟道，多个沟道将多个凸起部排成的阵列分成多个方阵，相邻两个方阵之间的距离大于相邻两个凸起部之间的距离，各个方阵之间设有介质，使得沟道上无法进行外延生长，横向生长也无法汇合，自然形成相互独立的多个发光二极管芯片，避免由于采用ICP刻蚀分离各个发光二极管芯片而造成在发光二极管芯片的侧壁上引入缺陷，进一步提高发光二极管芯片的良率，便于进行工业生产。
本发明实施例提供了一种发光二极管芯片的衬底，适用于在图1和图10所示的制作方法中进行发光二极管芯片的制作。如图2a、图2b、图11a和图11b所示，该衬底10上设有多个呈阵列排列的凸起部11，各个凸起部11之间设有用于抑制外延生长的介质12，介质12的高度低于凸起部11的高度。
优选地，如图11a和图11b所示，该衬底10设有凸起部11的表面上还可以设有纵横交错的多个沟道13，多个沟道13将多个凸起部11排成的阵列分成多个方阵13a，相邻两个方阵13a之间的距离大于相邻两个凸起部11之间的距离，各个方阵13a之间设有介质12。
本发明实施例提供了一种发光二极管芯片，适用于采用图1和图10所示的制作方法制作。如图7和图16所示，该发光二极管芯片包括衬底10、低温缓冲层21、半导体层22、N型半导体层30、有源层40、P型半导体层50、N型电极61和P型电极62。衬底10上设有多个呈阵列排列的凸起部11，各个凸起部11之间设有用于抑制外延生长的介质12，介质12的高度低于凸起部11的高度。低温缓冲层21设置在各个凸起部11上，半导体层22铺设在各个低温缓冲层21以及各个低温缓冲层21之间，位于各个低温缓冲层21之间的半导体层22与介质12间隔设置形成相互连通的空腔22a。N型半导体层30、有源层40、P型半导体层50依次层叠在半导体层22上，P型半导体层50上设有延伸至N型半导体层30的凹槽50a，N型电极61设置在凹槽50a内的N型半导体层30上，P型电极62设置在P型半导体层50上。
优选地，如图16所示，衬底10设有凸起部11的表面上还可以设有纵横交错的多个沟道13，多个沟道13将多个凸起部11排成的阵列分成多个方阵13a，相邻两个方阵13a之间的距离大于相邻两个凸起部11之间的距离，各个方阵13a之间设有介质12。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种发光二极管芯片的制作方法，其特征在于，所述制作方法包括：
提供一衬底，所述衬底上设有多个呈阵列排列的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的高度低于所述凸起部的高度；
在各个所述凸起部上形成低温缓冲层；
在各个所述低温缓冲层上横向生长，形成铺设在各个所述低温缓冲层以及各个所述低温缓冲层之间的二维平面状的半导体层，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔；
在所述半导体层上依次生长N型半导体层、有源层、P型半导体层；
在所述P型半导体层上开设延伸至所述N型半导体层的凹槽；
在所述凹槽内的N型半导体层上设置N型电极，同时在所述P型半导体层上设置P型电极；
将所述N型电极和所述P型电极固定在基板上；
将所述衬底放入蚀刻液中，使所述蚀刻液通过所述空腔蚀刻各个所述凸起部上的低温缓冲层和各个所述低温缓冲层上的半导体层，分离衬底形成发光二极管芯片。
2.根据权利要求1所述的制作方法，其特征在于，所述衬底设有所述凸起部的表面上还设有纵横交错的多个沟道，所述多个沟道将多个所述凸起部排成的阵列分成多个方阵，相邻两个所述方阵之间的距离大于相邻两个所述凸起部之间的距离，各个所述方阵之间设有所述介质。
3.根据权利要求2所述的制作方法，其特征在于，所述提供一衬底，包括：
获取一平片衬底；
采用光刻技术在所述平片衬底上各个所述凸起部所在的区域形成第一光刻胶；
在所述第一光刻胶的保护下图形化所述平片衬底，将所述平片衬底变成设有所述凸起部的衬底；
去除所述第一光刻胶；
采用光刻技术在所述衬底上各个所述方阵所在的区域形成第二光刻胶；
在所述第二光刻胶的保护下图形化所述衬底，形成所述沟道；
去除所述第二光刻胶；
在所述衬底上沉积所述介质，所述介质的高度低于所述凸起部的高度；
采用光刻技术和刻蚀技术去除所述凸起部上的介质。
4.根据权利要求2或3所述的制作方法，其特征在于，相邻两个所述方阵之间的距离为5μm～100μm。
5.根据权利要求1～3任一项所述的制作方法，其特征在于，各个所述凸起部投影在所述衬底上得到的区域中两点之间的最大距离为0.3μm～5μm，相邻两个所述凸起部之间的距离为1μm～10μm。
6.根据权利要求1～3任一项所述的制作方法，其特征在于，所述凸起部的上表面的面积大于所述凸起部的下表面的面积。
7.一种发光二极管芯片的衬底，其特征在于，所述衬底上设有多个呈阵列排列的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的高度低于所述凸起部的高度。
8.根据权利要求7所述的衬底，其特征在于，所述衬底设有所述凸起部的表面上还设有纵横交错的多个沟道，所述多个沟道将多个所述凸起部排成的阵列分成多个方阵，相邻两个所述方阵之间的距离大于相邻两个所述凸起部之间的距离，各个所述方阵之间设有所述介质。
9.一种发光二极管芯片，所述发光二极管芯片包括衬底、低温缓冲层、半导体层、N型半导体层、有源层、P型半导体层、N型电极和P型电极，其特征在于，所述衬底上设有多个呈阵列排列的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的高度低于所述凸起部的高度；所述低温缓冲层设置在各个所述凸起部上，所述半导体层铺设在各个所述低温缓冲层以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔；所述N型半导体层、所述有源层、所述P型半导体层依次层叠在所述半导体层上，所述P型半导体层上设有延伸至所述N型半导体层的凹槽，所述N型电极设置在所述凹槽内的N型半导体层上，所述P型电极设置在所述P型半导体层上。
10.根据权利要求9所述的发光二极管芯片，其特征在于，所述衬底设有所述凸起部的表面上还设有纵横交错的多个沟道，所述多个沟道将多个所述凸起部排成的阵列分成多个方阵，相邻两个所述方阵之间的距离大于相邻两个所述凸起部之间的距离，各个所述方阵之间设有所述介质。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108470804A true CN108470804A (zh) | 2018-08-31 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
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