CN108400838A - 数据处理方法及设备 - Google Patents

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Abstract

本申请实施例公开了数据处理方法及数据处理设备。其中，所述方法包括：获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；对第一待处理比特序列进行编码得到第一编码后比特序列；将所述第一编码后比特序列的全部比特或至少部分比特保存至循环缓存；从所述循环缓存中保存的所述比特中取出第一输出比特序列。采用本申请所述提供的方法和设备，可以实现LDPC编码所生成序列的速率匹配。

Description

数据处理方法及设备
技术领域
本申请涉及无线通信领域，尤其涉及数据处理方法及设备。
背景技术
准循环低密度奇偶校验码(quasi cycle low density parity check code，简称QC‐LDPC)是一类具有稀疏校验矩阵的线性分组编码。由于QC‐LDPC不仅具有逼近香农极限的良好性能，而且具有结构灵活译码复杂度较低的特点，因此可以被广泛应用于各种通信系统中。
为了支持各种不同码长码率的需求，在使用LDPC校验矩阵对信息比特序列进行编码生成编码序列后，还需要对编码序列进行速率匹配，从而将编码序列的码率调整到符合系统传输需求的码率。因此亟需一种数据处理方法，实现LDPC编码所生成序列的速率匹配。
发明内容
本申请提供了一种数据处理方法及设备，以实现LDPC编码所生成序列的速率匹配。
第一方面，本发明实施例提供了一种数据处理方法，包括：获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；对第一待处理比特序列进行编码得到第一编码后比特序列；将所述第一编码后比特序列的全部比特或至少部分比特保存至循环缓存；从所述循环缓存中保存的所述比特中取出第一输出比特序列。
在一种可能的设计中，获取第一待处理比特序列，包括：获取传输块；基于所述传输块生成包含所述第一待处理比特序列在内的N个比特序列，N为大于0的整数。
在一种可能的设计中，所述方法还包括：对所述第一输出比特序列进行交织。
在一种可能的设计中，所述方法还包括：基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；对所述向量序列进行交织。
在一种可能的设计中，所述向量序列还包含基于第二输出比特序列所生成的向量；每一所述第二输出比特序列的向量包括所述第二输出比特序列的至少一个比特。
在一种可能的设计中，对所述向量序列进行交织包括：对所述向量序列所包含的向量进行交织。
在一种可能的设计中，对所述向量序列进行交织包括：对所述向量序列包含的每一个子向量序列进行子向量序列内交织，得到M个交织后子序列，其中，所述向量序列包括M个子向量序列，每一个所述子向量序列所包含的向量个数为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍；级联所述M个交织后子序列。
第二方面，本发明实施例提供了一种数据处理方法，包括：获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；对第一待处理比特序列进行编码得到第一编码后比特序列；对第一编码后比特序列进行比特重排，得到第一重排比特序列；将所述第一重排比特序列的全部或至少部分比特保存至循环缓存；从所述循环缓存中所述保存的比特中取出第一输出比特序列。
在一种可能的设计中，对第一编码后比特序列进行比特重排，至少包括以下一种操作：改变所述第一编码后比特序列中第一子序列的位置，所述第一子序列的长度为扩展因子的正整数倍；或者，删除所述第一编码后比特序列中的第二子序列，所述第二子序列的长度为扩展因子的正整数倍。
在一种可能的设计中，对第一编码后比特序列进行比特重排，得到第一重排比特序列，包括：所述第二子序列包括至少一个信息比特；或者所述第一子序列包括至少一个校验比特。
在一种可能的设计中，对第一编码后比特序列进行比特重排，包括：获取打孔后序列及冗余交织序，所述打孔后序列为对信息比特序列进行打孔所得的序列；冗余交织序为对第一冗余序列进行比特重排所得的序列；级联打孔后序列、冗余交织序及第二冗余序列，从而得到比特第一重排比特序列；其中，所述信息比特序列由所述第一待处理比特序列所包含的信息比特构成,所述第一冗余比特序列由使用LDPC校验矩阵的核心矩阵对第一待处理比特序列进行编码生成的冗余比特构成,第二冗余序列由使用LDPC校验矩阵的扩展矩阵对第一待处理比特序列进行编码生成的冗余比特构成。
在一种可能的设计中，对第一冗余序列进行比特重排，包括：按照选定交织图样对第一冗余序列所包含的子序列进行重排，其中每一个子序列由核心矩阵中一列校验位对信息比特序列进行编码生成的冗余比特构成。
第三方面，为了实现上述第一方面的数据处理方法，本发明实施例提供了一种数据处理设备，该设备具有实现第一方面各实施例中数据处理方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块。
在一种可能的设计中，所述数据处理设备，包括：获取单元，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输经码块分割后生成的一个码块；编码单元，用于对第一待处理比特序列进行编码得到第一编码后比特序列；保存单元，用于将所述第一编码后比特序列的全部或至少部分保存至循环缓存；输出单元，用于从所述循环缓存中取出第一输出比特序列。
在一种可能的设计中，所述获取单元，包括：获取子单元，用于获取传输块；生成子单元，用于基于所述传输块生成包含所述第一待处理比特序列在内的N个比特序列，N为大于0的整数。
在一种可能的设计中，所述设备还包括：第一交织单元，用于对所述第一输出比特序列进行交织。
在一种可能的设计中，所述设备还包括：第二交织单元，用于基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；对所述向量序列进行交织。
在一种可能的设计中，所述向量序列还包含基于第二输出比特序列所生成的向量；每一所述第二输出比特序列的向量包括所述第二输出比特序列的至少一个比特。
在一种可能的设计中，所述第二交织单元，具体用于对所述向量序列所包含的向量进行交织。
在一种可能的设计中，所述第二交织单元，具体用于对所述向量序列包含的每一个子向量序列进行子向量序列内交织，得到M个交织后子序列，其中，所述向量序列包括M个子向量序列，每一个所述子向量序列所包含的向量个数为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍；级联所述M个交织后子序列。
第四方面，为了实现上述第二方面的数据处理方法，本发明实施例提供了一种数据处理设备，该设备具有实现第二方面各实施例中数据处理方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块。
在一种可能的设计中，所述数据处理设备，包括：获取单元，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；编码单元，用于对第一待处理比特序列进行编码得到第一编码后比特序列；重排单元，用于对第一编码后比特序列进行比特重排，得到第一重排比特序列；保存单元，用于将所述第一重排比特序列的全部或至少部分比特保存至循环缓存；输出单元，用于从所述循环缓存中所述保存的比特中取出第一输出比特序列。
在一种可能的设计中，所述重排单元，具体用于改变所述第一编码后比特序列中第一子序列的位置，所述第一子序列的长度为扩展因子的正整数倍；或者，删除所述第一编码后比特序列中的第二子序列，所述第二子序列的长度为扩展因子的正整数倍。
在一种可能的设计中，所述第二子序列包括至少一个信息比特；或者所述第一子序列包括至少一个校验比特。
在一种可能的设计中，所述重排单元，具体用于获取打孔后序列及冗余交织序，所述打孔后序列为对信息比特序列进行打孔所得的序列；冗余交织序为对第一冗余序列进行比特重排所得的序列；级联打孔后序列、冗余交织序及第二冗余序列，从而得到比特第一重排比特序列；其中，所述信息比特序列由所述第一待处理比特序列所包含的信息比特构成,所述第一冗余比特序列由使用LDPC校验矩阵的核心矩阵对第一待处理比特序列进行编码生成的冗余比特构成,第二冗余序列由使用LDPC校验矩阵的扩展矩阵对第一待处理比特序列进行编码生成的冗余比特构成。
在一种可能的设计中，所述重排单元，还用于按照选定交织图样对第一冗余序列所包含的子序列进行重排，其中每一个子序列由核心矩阵中一列校验位对信息比特序列进行编码生成的冗余比特构成。
第五方面，本发明实施例还提供了一种数据处理设备，该设备包括：处理器、存储器及收发器；所述处理器可以执行所述存储器中所存储的程序或指令，从而实现第一方面和第二方面的各种实现方式的所述数据处理方法。
第六方面，本发明实施例提供了一种存储介质，该计算机存储介质可存储有程序，该程序执行时可实现本发明实施例提供的第一方面和第二方面的各实施例中的部分或全部步骤。
本发明实施例提供的数据处理方法及设备，能够实现LDPC编码所生成序列的速率匹配。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请数据处理方法一个实施例的流程示意图；
图2为本申请数据处理方法另一个实施例的流程示意图；
图3为本申请数据处理方法另一个实施例的流程示意图；
图4为本申请数据处理方法另一个实施例的流程示意图；
图5为本申请数据处理方法另一个实施例的流程示意图；
图6为本申请数据处理设备一个实施例的结构示意图；
图7为本申请数据处理设备一个实施例的结构示意图；
图8为本申请数据处理设备一个实施例的结构示意图；
图9为本申请用于上行链路的发送侧数据处理系统系统的一个架构示意图；
图10为本申请用于上行链路的发送侧数据处理系统系统的另一个架构示意图；
图11为本申请用于上行链路的发送侧数据处理系统系统的另一个架构示意图；
图12为本申请用于上行链路的接收侧数据处理系统系统的一个架构示意图；
图13为本申请用于上行链路的接收侧数据处理系统系统的另一个架构示意图；
图14为本申请用于上行链路的接收侧数据处理系统系统的另一个架构示意图；
图15为本申请用于下行链路的发送侧数据处理系统系统的一个架构示意图；
图16为本申请用于下行链路的发送侧数据处理系统系统的另一个架构示意图；
图17为本申请用于下行链路的发送侧数据处理系统系统的另一个架构示意图；
图18为本申请用于下行链路的接收侧数据处理系统系统的一个架构示意图；
图19为本申请用于下行链路的接收侧数据处理系统系统的另一个架构示意图；
图20为本申请用于下行链路的接收侧数据处理系统系统的另一个架构示意图。
具体实施方式
参见图1，为本申请数据处理方法一个实施例的流程图。
步骤101，数据处理设备获取传输块。
数据处理设备可以首先获取待传输数据，并生成与所述待传输数据对应的传输块(transport block，TB)。所述传输块的长度可以为预定值。
如果所述待传输数据中未包含校验信息，那么数据处理设备可以为所述待传输数据添加校验信息，从而得到传输块。如果所述待传输数据中已经包含了校验信息，数据处理设备也可以直接将获取到的待传输数据作为传输块。例如，如果所述待传输数据中不包含校验信息，那么数据处理设备可以在待传输数据后附着相应的循环校验(cyclicalredundancy check，CRC)校验位，从而得到传输块。
步骤102，基于所述传输块生成N个比特序列。
如果所述传输块的长度不大于编码器每次所能编码的数据长度，那么可以直接将所述传输块作为所述第一待处理比特序列。如果所述传输块的长度大于编码器每次所能编码的数据长度，那么在获取到所述传输块后，数据处理设备可以基于所述传输块生成N个比特序列。其中，每一个所述比特序列的长度也可以为预定值。其中，N的取值为正整数，所述数据块的长度可以小于或等于编码器每次所能编码的长度。当N的取值大于1时，每一个数据块可以均为预定长度。通常情况下，所述数据块的长度、所述比特序列的长度及N的取值均可以由无线通信系统预先设定。
数据处理设备可以根据预设参数和分割方式对传输块进行数据块(code block，CB)分割，数据块也可以叫做码块，从而得到N个数据块。在生成所述N个数据块后，数据处理设备可以直接将分割所得的每一个数据块作为一个比特序列；或者，也可以在每一个所述数据块后均附着相应的CRC校验位，然后将附着有CRC校验位的数据块作为比特序列，从而得到N个比特序列。也可以将数据块分成多组，在每组数据块后附着相应的CRC校验位。一组数据块可以包括多个数据块，也可以称为一个码块组，在进行传输时可以按码块组进行传输反馈，
步骤103，对第一待处理比特序列进行编码得到第一编码后比特序列。其中，所述第一待处理比特序列可以为所述N个比特序列中的任一个。
数据处理设备可以对第一待处理比特序列进行LDPC编码，从而得到第一编码后比特序列。其中，所述LDPC校验矩阵可以由数据处理设备基于基矩阵得到或由数据处理设备所保存，或者从其他设备获取。采用LDPC校验矩阵对第一待处理比特序列进行编码的具体过程在此就不再赘述。
步骤104，将所述第一编码后比特序列的全部或至少部分保存至循环缓存。
如果第一待处理比特序列包含k比特，第一编码后比特序列包含n比特码字(codeword)，那么此时，LDPC码母码所支持的码率R＝k/n。如果所述第一编码后比特序列大于最大编码后比特序列nmax，或者LDPC码率低于最低支持码率Rmin，则根据不同接收设备的处理能力不同，数据处理设备还需要对所述第一编码后比特序列进行截短后再输入循环缓存。
数据处理设备对第一编码后比特序列进行速率匹配的方式有多种。通常情况下数据处理设备可以使用循环缓存(circular buffer)分别对第一编码后比特序列进行速率匹配，从而生成第一输出比特序列。
如果采用循环缓存实现速率匹配，那么数据处理设备可以首先根据接收设备的处理能力，确定数据处理设备循环缓存的大小NCB。如果所述循环缓存的大小大于或者等于所述第一编码后比特序列的长度，那么可以直接将第一编码后比特序列保存至循环缓存，如果所述循环缓存小于所述第一编码后比特序列，那么可以在删除第一编码后比特序列大于NCB的部分后，将剩余部分放入所述虚拟缓存。
根据应用场景的不同，NCB取值的确定方式也有所不同。
在一种实现方式中，如果所述数据处理设备中第一编码后比特序列大小为KW，根据接收设备译码能力计算所得接收设备的虚拟缓存(soft buffer)支持的最大传输块大小(transport block size)为NIR，此时的数据块(code block)个数为C，则其中NIR的值根据接收设备译码能力不同由系统预设，可拥有多个不同的等级。
在另一种实现方式中，如果所述数据处理设备中第一编码后比特序列大小为KW，接收设备支持的最低LDPC母码码率(corresponding to the LDPC matrix)为Rt,当前待传输的传输块(transport block size)信息比特大小为KIR,send，此时的数据块个数为C，则
在又一种实现方式中，如果接收设备不但传输块缓存受限，而且译码能力也受限，那么则公式可表示为：或者如果接收设备不但传输块缓存受限，而且每个码块的循环缓存也受限，那么则公式可表示为：
在另一种实现方式中，如果所述数据处理设备中第一编码后比特序列大小为KW，接收设备每个码块最大为NCB,t，则NCB＝min(KW,NCB,t)，其中NCB,t的值根据接收设备译码能力不同由系统预设，可拥有多个不同的等级。
可见数据处理设备中的循环缓存可用于保存步骤103中第一编码后比特序列中的全部比特或部分比特，从而可进行速率匹配。
步骤105，从所述循环缓存中取出第一输出比特序列。
在将所述第一编码后比特序列的全部或至少部分保存至循环缓存后，数据处理设备可以从所述循环缓存中的选定起始位置起取出预定长度的比特段，从而得到第一输出比特序列。其中，所述选定起始位置可以是所述虚拟缓存中某个冗余版本起始位置，所述预定长度可以是系统控制信息指示的冗余版本长度。
在取出所述比特段的过程中，如果取比特操作到达虚拟缓存末尾时，比特段的长度尚未达到所述预定长度，则可以返回到所述循环缓存的头部继续，直到所述比特段的长度达到所述预定长度，得到输出比特段e0,e1,...,eE-1，其中，E表示输出比特段的长度。
其中，所述冗余版的预设最大个数为jmax时，jmax个冗余版本可以分别记为分别表示这些冗余版本的起始位置则可以分别记为imax表示冗余版本起始位置的最大个数，rvi＜rvi+1,i＝0,1,...,imax-2；rv0指示循环缓存中的第一个比特，的值可通过系统直接预设，也可根据预设的公式进行计算。假设冗余版本RV0,RV1,...,RVj的块长分别为当前发送的冗余版本个数为j，则此时第一输出比特序列的等效码率可表示为：
在此需要说明的是，步骤103至步骤105均仅以N的取值为1进行说明，即以一个待处理比特序列为例进行说明，如果当N的取值大于1，即待处理比特序列多于一个时，数据处理设备可以采用步骤103至步骤105所示的方式，分别生成每一个待处理比特序列所对应的输出比特序列。
当N的取值大于1时，数据处理设备可以采用并行生成与每一个待处理比特序列对应的输出比特序列，也可以采用串行方式逐一生成每一个待处理比特序列对应的输出比特序列。
由于在使用循环缓存进行速率匹配时，为了获得更好的译码性能，根据生成第一输出比特序列长度的不同，可能需要删除第一编码后比特序列中的部分比特，或者优先发送第一编码后比特序列中的部分比特，数据处理设备还可以对第一编码后比特序列进行比特重排，得到第一重排比特序列，然后再将第二比特序列的全部或至少部分保存至循环缓存。
如图2所示，在另一个实施例中，前述步骤104也可以被如下步骤106至步骤107所替代：
步骤106，对第一编码后比特序列进行比特重排，得到第一重排比特序列。
数据处理设备可以采用比特重排方法对第一编码后比特序列进行比特重排，从而得到比特第一重排比特序列。其中，对第一编码后比特序列进行比特重排，至少包括以下一种操作：改变所述第一编码后比特序列中第一子序列的位置，所述第一子序列的长度为扩展因子的正整数倍；或者，删除所述第一编码后比特序列中的第二子序列，所述第二子序列的长度为扩展因子的正整数倍。也就是说，第一重排比特序列为改变第一编码后比特序列中第一子序列的位置得到的，或者，第一重排比特序列为删除所述第一编码后比特序列中的第二子序列得到的。
在一种实现方式中，第一子序列可以包括至少一个校验比特，第二子序列包括至少一个信息比特。改变第一子序列位置可以是将第一子序列与其他子序列位置交互，或者将第一子序列插入到第一编码后比特序列中的某个位置中等。
例如，当所述第一编码后比特序列由LDPC编码生成时，所述第一编码后比特序列L由信息比特序列L0、第一冗余序列L1和第二冗余序列L2依次级联构成。其中，L0由所述第一待处理比特序列所包含的信息比特构成；L1由使用LDPC校验矩阵的核心矩阵对第一待处理比特序列进行编码生成的冗余比特构成；L2由使用LDPC校验矩阵的扩展矩阵对第一待处理比特序列进行编码生成的冗余比特构成。其中，所述核心矩阵是指LDPC校验矩阵中校验部分至少包含完整双对角或者下三角结构的矩阵；所述扩展矩阵则是指LDPC校验矩阵中除所述核心矩阵之外的其他矩阵。
当所述第一编码后比特序列由LDPC编码生成时，对第一编码后比特序列进行比特重排的可以包括以下步骤：
数据处理设备可以对L0进行打孔，将L0中1个或者多个信息比特删除，得到打孔后序列L'0。被删除的信息比特数目可以为扩展因子的整数倍，这些被删除的信息比特可以作为第二子序列，如L3。
除了对L0进行打孔之外，所述数据处理设备还可以对L1的子序列进行位置进行改变，以生成冗余交织序列L'1。
在L'0、L'1及L2均确定之后，数据处理设备可以顺次级联L'0、L'1及L2，从而得到第一重排比特序列L'；或者，数据处理设备也可以数据处理设备可以顺次级联L'0、L'1、L2及由被打孔的比特所构成的被打孔比特序列L3，从而得到比特第一重排比特序列L'。在此需要说明的是，本申请不对数据处理设备L0进行打孔与数据处理设备对L1进行比特重排的执行顺序进行限定。
在对L0进行打孔时，数据处理设备可以首先采用预定打孔规则，对L0进行打孔。对L0进行打孔后剩余的比特所构成的序列即为打孔后序列L'0；而被打孔比特顺次级联所构成的序列即为被打孔比特序列L3。
在对L1进行位置改变时，数据处理设备按照选定交织图样对第一冗余序列所包含的子序列进行重排，其中每一个子序列由核心矩阵中一列校验位对第一待处理比特序列进行编码生成的冗余比特构成。
在一种实现方式中，数据处理设备可以首先确定所述核心矩阵所对应的交织图样；然后使用所述交织图样对所述核心矩阵进行列重排；再按照核心矩阵中各个列在所述交织前矩阵中的顺序，对核心矩阵中各个列所对应的子序列进行排列，从而得到L'1。其中，每一个所述子序列由使用核心矩阵的一列校验位对第一待处理比特序列进行编码生成的冗余比特构成。核心矩阵中某个列所对应的子序列是指使用该列中的列校验位对第一待处理比特序列进行编码生成的冗余比特构成的序列。
例如，如果交织图样为kb+1,kb+2,kb，那么数据处理设备可以依次级联第kb+1子序列，第kb+2子序列及第kb子序列。其中，第kb子序列由使用核心矩阵的第kb列校验位对第一待处理比特序列进行编码生成的冗余比特构成，第kb+1子序列由使用核心矩阵的第kb+1列校验位对第一待处理比特序列进行编码生成的冗余比特构成，第kb+2子序列由使用核心矩阵的第kb+2列校验位对第一输出比特序列进行编码对第一待处理比特序列进行编码生成的冗余比特构构成。
又如，如果交织图样为kb+3,kb+1,kb+2,kb，那么数据处理设备可以依次级联第kb+3子序列，第kb+1子序列，第kb+2子序列及第kb子序列。其中，第kb子序列由使用核心矩阵的第kb列校验位对第一待处理比特序列进行编码生成的冗余比特构成，第kb+1子序列由使用核心矩阵的第kb+1列校验位对第一待处理比特序列进行编码生成的冗余比特构成，第kb+2子序列由使用核心矩阵的第kb+2列校验位对第一待处理比特序列进行编码生成的冗余比特构成，第kb+3子序列由使用核心矩阵的第kb+3列校验位对第一待处理比特序列进行编码生成的冗余比特构成。
除了以上交织图样外，可能的交织图样还包含：
假设待交织列数为3，则交织后图样为，
kb+1,kb+2,kb，或者
kb+1,kb,kb+2，或者
kb,kb+1,kb+2，或者
kb,kb+2,kb+1
假设待交织列数为4，则交织后图样可以为，
kb+3,kb+1,kb+2,kb，或者
kb+1,kb+3,kb+2,kb，或者
kb+3,kb+1,kb,kb+2，或者
kb+1,kb+3,kb,kb+2，或者
kb,kb+2,kb+1,kb+3，或者
kb+2,kb,kb+1,kb+3，或者
kb,kb+2,kb+3,kb+1，或者
kb+2,kb,kb+3,kb+1，或者，
kb,kb+1,kb+2,kb+3，或者，
kb,kb+1,kb+3,kb+2。
假设待交织列数为6，则交织后图样可以为，
kb+5,kb+3,kb+1,kb+4,kb+2,kb，或者
kb+1,kb+3,kb+5,kb+4,kb+2,kb，或者
kb+5,kb+3,kb+1,kb,kb+2,kb+4，或者
kb+1,kb+3,kb+5,kb,kb+2,kb+4，或者
kb+4,kb+2,kb,kb+5,kb+3,kb+1，或者
kb+4,kb+2,kb,kb+1,kb+3,kb+5，或者
kb,kb+2,kb+4,kb+5,kb+3,kb+1，或者
kb,kb+2,kb+4,kb+1,kb+3,kb+5，
假设待交织列数还有其他取值，则交织图样设计原则为：
在序列L1所对应的子序列，优先选择所有序号为偶数的子序列打孔，或者，优先选择所有序号为奇数的子序列打孔。
步骤107，将所述第一重排比特序列的全部或至少部分保存至循环缓存。
如果所述循环缓存的大小大于或者等于所述第一重排比特序列的长度，那么可以直接将所述比特序列保存至循环缓存，如果所述循环缓存小于所述第一重排比特序列，那么可以在删除第一重排比特序列大于NCB的部分后，将剩余部分放入所述虚拟缓存。NCB取值的确定方式可以参见前述，在此就不在赘述。
采用本实现方式对第一编码后比特序列进行比特重排，可以在生成第一输出比特序列时，优先舍弃被打孔的比特，或者改变选择第一冗余序列的顺序，避免按错误的打孔顺序选择编码后比特序列，从而改善LDPC码译码性能。
在此需要说明的是，采用上述方式对第一编码后比特序列进行比特重排之外，也可以对其它方式对第一编码后比特序列进行比特重排。
可见数据处理设备中的循环缓存也可用于保存步骤106中第一重排比特序列中的全部比特或部分比特，从而可进行速率匹配。
在此需要说明的是步骤106至步骤107仅以一个编码后比特序列进行说明，如果所述编码后比特序列为多个，可以采用步骤106至步骤107及步骤105所示的方式，分别生成与每一个编码后比特序列对应的输出比特序列。
在输出比特序列生成后，数据处理设备还需要对输出比特序列进行交织，以便于在信号传输过程中获取增益。所述数据处理设备可以对各个输出比特段进行序列内交织，或者，也可以对两个或两个以上的输出比特段进行比特段间交织。其中，比特段间交织又可以包括频域交织或信道交织。
需要说明的是在本申请各实施例中，比特序列有时候也会称之为比特段，比特子序列通常是指比特序列的子集。比特子序列、比特序列以及比特段形式上都是由一个或多个比特构成。对比特序列，或者比特子序列，或者比特段进行交织是以比特为粒度进行的。
以下以对一个输出比特序列进行序列内交织为例，对序列内交织过程进行说明：
参见图3，为本申请交织方法一个实施例的流程示意图。
步骤301，确定序列内交织矩阵。
数据处理设备可以首先确定序列内交织矩阵。其中，所述序列内交织矩阵的列数为行数为 E为第一输出比特序列长度。通常情况下，可以为预定值，而则可以为满足的最小值。所述序列内交织矩阵中各列的编号从左到右依次为0,1,2,…,所述序列内交织矩阵中各行从上到下依次编号为0,1,2,…,
步骤302，生成第一待交织序列。
除确定所述序列内交织矩阵之外，数据处理设备还需要生成第一待交织序列。
如果那么数据处理设备可以将个填充比特(dummy bits)添加到第一输出比特序列之前，从而生成第一待交织序列Y1＝y0,y1,...,其中，当k＝0,1,...,ND-1时，yk＝＜NULL＞；而当k＝0,1,...,E时，
如果那么数据处理设备可以直接将所述第一输出比特序列作为所述第一待交织序列。
即，当时，第一待交织序列为在第一输出比特序列前端添加ND个取值为＜NULL＞的元素后所生成的序列；而当时，第一输出比特序列即为所述第一待交织序列。
在此需要说明的是，本申请不对步骤301与不住302之间的执行顺序进行限定。
步骤303，将第一待交织序列以逐行填充方式填充到所述序列内交织矩阵中。
在第一待交织序列生成之后，数据处理设备可以将第一待交织序列以逐行填充方式填充到所述序列内交织矩阵中。
步骤304，对所述第一待交织序列填充后的序列内交织矩阵进行列交换，从而生成列交换矩阵。
在将第一待交织序列以逐行填充方式填充到所述序列内交织矩阵中之后，数据处理设备可以按照预设的列交换图样对使用所述第一待交织序列填充后的序列内交织矩阵进行列交换，从而生成列交换矩阵。
其中，所述列交换图样可通过查表获得。列交换图样可以表示为<p(j)>j∈{0,1,…,N-1},其中p(j)是列交换以后的第j列原来的列编号。
表1为交织图样的一个例子：
表1
例如，列交换前的矩阵可以表示为：
而经过列交换后的矩阵则可以表示为：
步骤305，按列顺序读取所述列交换矩阵中的所有矩阵元素。
在列交换矩阵生成后，按列顺序读取所述列交换矩阵中的所有矩阵元素。按列顺序读取所述列交换矩阵中的所有矩阵元素所形成的序列即为序列内交织后比特序列。
序列内交织后比特序列可以表示为：其中v0＝yp(0)，vk＝yπ(k)，……；
由序列内交织后比特序列逐个获得交织后比特序列W＝w0,w1,...,wE，其中，如果满足式vi≠＜NULL＞，i取值最小为i0，则如果满足式vi≠＜NULL＞,i＞iq，i取值最小为iq+1，则在此需要说明的是，对不同输出比特序列进行序列内交织所采用的交织前矩阵可以相同也可以不同。
在本申请数据处理方法的另一种实现方式中，若对传输块进行码块分割时将码块进行了分组，也可以对至少一个码块组中的各个码块的输出比特序列级联得到交织的输入比特序列，如，输入比特序列A，然后对输入比特序列A进行序列内交织。一个码块组中各个码块分别经过步骤103‐105或者，经过步骤103，106，107以及105得到对应的输出比特序列，这些输出比特序列也可以称为一组输出比特序列。也即每一输出比特序列是从循环缓存中获取，其中所述循环缓存用于保存每一所述输出比特序列对应的码块经编码后得到的全部或部分比特，或者，所述循环缓存用于保存每一所述输出比特序列对应的码块经编码以及比特重排后得到的全部或部分比特。
在一个可能的实施例中，可以是：
A01：获取输入比特序列A，其中，输入比特序列A可以基于至少一组输出比特序列得到，每组输出比特序列中至少包括一个输出比特序列，每组输出比特序列中的各输出比特序列是基于同一码块组中各码块生成的；
A02：对输入比特序列A进行交织。
对于输入比特序列A进行序列内交织的方法可以参考步骤301～305，区别在于，E为输入比特序列A的长度。
例如，对传输块进行码块分割时，共得到15个码块，3个码块组，其中，码块0～4属于码块组0,码块5～9属于码块组1,码块10～14属于码块组2。若按码块组0进行序列内交织，则输入比特序列A可以通过级联码块组0中各码块的输出比特序列得到，也就是将码块0～4对应的输出比特序列级联得到；若多个码块组进行序列内交织，例如码块组1和2，则输入比特序列A可以通过级联码块组1和2中各个码块的输出比特序列得到，也就是将码块5～14对应的输出比特序列级联得到。需要说明的是，此处仅为举例说明，本发明实施例并不以此为限制。
以下为对两个或两个以上的输出比特序列进行频域交织的过程进行说明：
参见图4，为本申请交织方法另一个实施例的流程示意图。
步骤401，生成向量序列。
所述向量序列由至少一个向量组成，所述向量序列中至少包含基于所述第一输出比特序列生成的向量。基于所述第一输出比特序列生成的向量为Q个其中，Q为正整数。
其中，每一个基于所述第一输出比特序列生成的向量中包含至少所述第一输出比特序列中一个比特，各个向量中所包含的比特可以互不重复。每一个向量可以包含预定数量个比特，向量中包含的比特个数可以为调制阶数Qm和映射层数NL的乘积Qm·NL。
需要说明的是在本申请各实施例中，向量序列有时候也会称之为向量段，子向量序列通常是指向量序列的子集，有时候也将子向量序列称之为向量分段。向量序列、向量段、子向量序列以及向量分段形式上都是由一个或多个向量构成。每一向量包括一个或多个比特。向量序列、向量段、子向量序列以及向量分段进行交织是以向量为粒度进行的。
例如，如果所述第一输出比特序列包含16个比特，每一个向量包含4个比特，那么基于所述第一输出比特序列生成的向量数量为4个，每一个所述向量中包含所述第一输出比特序列中的4个比特，各个向量中所包含的比特组合起来即为所述第一输出比特序列。
除基于所述第一输出比特所生成的向量之外，如果N的取值大于1，那么所述向量序列中还可以包含基于第二输出比特序列的所生成的向量。每一所述第二输出比特序列的向量包括所述第二输出比特序列的至少一个比特。
数据处理设备可以首先获取第二待处理比特序列。当所述第一待处理序列为传输块时，所述第二待处理比特序列可以为与第一待处理序列不同的传输块；或者，当所述第一待处理序列为所述N个比特序列中的一个时，所述第二传输比特可以为所述所述N个比特序列中与所述第一待处理序列不同的另一个。
在获取到所述第二待处理比特之后，数据处理设备可以对第二待处理比特序列进行编码得到第二编码后比特序列；然后将所述第二编码后比特序列的全部或至少部分保存至循环缓存；再从所述循环缓存中取出第二输出比特序列。第二输出比特序列的生成过程与第一输出比特序列的生成过程相类似，在此就不再赘述。
在此需要说明的是，所述第二输出比特序列可以为一个也可以为更多个。通常情况下，所述第二输出比特序列可以为N‐1个，每一个第二输出比特序列可以与除所述第一待处理比特序列之外的一个待处理比特序列相对应。基于第二输出比特序列生成向量的方式，与基于第一比特生成向量的方式相同，在此就不再赘述。
另外，当所述传输块下行数据时，所述向量序列可以仅包含基于N个输出比特序列生成的向量；而当所述传输块为上行数据时，所述向量序列中则还可以包括基于随路信令所需包含的信息所生成的向量。
例如，用于基于所述N个输出比特序列所生成的向量可以表示为第一向量子序列g0,g1,...,gH'-1，其中，H'表示用于基于所述N个输出比特序列所生成的向量的总数量。如果需要通过预置方式发送的随路信令共Q'Ad个向量，那么所述随路信令可以表示为第二向量子序列数据处理设备可以将g0,g1,...,gH'-1与交织混合，得到向量序列所述向量序列的长度Ht'otal＝H'+Q'Ad。
步骤402、对所述向量序列中的每一个子向量序列进行交织，得到M个交织后子序列。其中，M的取值为正整数。
所述向量序列包括M个向量分段，其中，每一个所述向量分段所包含的向量个数为用于传输所述传输块的信道内一个时域符号对应的向量个数的正整数倍，所述时域符号可以为OFDM符号，SC‐FDMA符号，或者其他多址方式下的时域符号。数据处理设备可以分别对所述向量序列中的每一个子向量序列进行交织，从而得到得到M个交织后子序列；
下面以一个子向量序列为例，对频域交织的过程进行说明：
数据处理设备可以首先确定频域交织前矩阵；其中，所述频域交织前矩阵的列数为行数为 为子向量序列的长度，，本实施例中每个向量分段只包含一个时域符号内包含的向量，Nsymb为一个子帧内用于传输所述传输块的信道内时域符号的个数通常情况下，可以为预定值，而则可以为满足的最小值。所述频域交织前矩阵中各列的编号从左到右依次为0,1,2,…,所述频域交织前矩阵中各行从上到下依次编号为
如果则将个填充符号填充到子向量序列Y2＝e0,e1,...,eE-1的起始，得到填充后符号序列其中当k＝0,1,...,ND时，向量yk＝＜NULL＞；之后，当k＝0,1,...,E时，
在填充后符号序列Y2'生成之后，数据处理设备可以将Y2'以逐行填充方式填充到所述列交换前矩阵中，其中，Y2'中的每一个符号占用所述列交换前矩阵中的一个元素位置；然后按照预设的列交换图样对所述列交换前矩阵进行列交换，从而生成列交换后矩阵，这里列交换前矩阵和列交换后矩阵是相对于列交换而言的，可见，列交换前矩阵为所述频域交织前矩阵；再按列顺序读取所述列交换后矩阵中的所有矩阵元素。按列顺序读取所述列交换后矩阵中的所有矩阵元素所形成的序列即为频域交织后向量序列。
将所述符号序逐行填充入所述频域交织前矩阵后，可得到如下矩阵：
数据处理设备可以按照预设的交织图样对频域交织前矩阵进行列交换，从而得到频域交织后矩阵。其中，交织图样可以表示为<p(j)>j∈{0,1,…,N-1},其中p(j)是列交换以后的第j列原来的列编号。频域交织后矩阵表示如下：
数据处理设备可以逐列读取所述频域交织后矩阵中的矩阵元素，从而得到频域交织后向量序列，所述频域交织后向量序列包括个符号；所述频域交织后向量序列，可以表示为：其中，
即，vk＝yπ(k)，
由序列内交织后向量序列逐个获得交织后向量序列W＝w0,w1,…,wE，其中，如果满足式vi≠＜NULL＞，i取值最小为i0，则如果满足式vi≠＜NULL＞,i＞iq，i取值最小为iq+1，则
完成子向量序列内交织后，可以将交织后的子序列映射发送，也可以先将各子向量序列交织后级联后再进行映射发送。
可选地，还可包括：
步骤403、级联所述M个交织后子序列。
在所述M个子向量序列所对应的交织后子序列都生成后，数据处理设备可以级联所述M个交织后子序列，从而完成输出序列的频域交织，得到交织后序列。
在向量序列生成后，数据处理设备也可以采用信道交织方式对向量序列进行交织。如图所述，前述步骤402至步骤403也可以被如下步骤404所取代。
参见图5，为本申请交织方法另一个实现方式的流程示意图。
步骤404，对所述向量序列进行信道交织。
数据处理设备首先获取列数为的信道交织前矩阵，其中，是一个大于1的正整数。信道交织前矩阵的行数按比特计为按符号计为所述信道交织前矩阵中各列的编号从左到右依次为所述信道交织前矩阵中各行的编号从上到下依次为
其中，的值等于 表示上行数据信道中每个子帧内SC‐FDMA符号的个数，由于无线通信系统中也可能不采用SC‐FDMA，且下行也有可能会采用信道交织，因此本申请不对的具体取值做限定。
如果信道交织被应用于上行链路，且MIMO秩数(rank information)也需要发送的话，MIMO秩数符号序列可以表示为则从矩阵最后一行开始逐行向上，将逐个写入指定列中。这里所说的指定列可以是LTE协议中的5.2.2.8‐1表所指示的列。
在将MIMO秩数符号序列写入所述信道交织前矩阵后，数据处理设备可以将在将从矩阵左上角开始，将信息符号序列g0,g1,...,gH'-1对应的符号写入矩阵。
将所述信息符号序列逐行填充入所述信道交织前矩阵后，可得到如下矩阵：
从y0开始，矩阵中每个元素表示一个符号，写入过程中如果遇到已经被写入过的符号，则直接跳过。
如果信道交织被应用于上行链路，且HARQ‐ACK信息也需要在子帧中发送的话，待发送的HARQ‐ACK信息符号序列可以表示为数据处理设备可以从矩阵最后一行开始逐行向上，将HARQ‐ACK信息符号序列逐个写入指定列中，这个步骤会重写信息符号序列中已经写入信道交织前矩阵中的一些符号。所述指定列可以是LTE协议中的5.2.2.8‐2表所指示的列。
数据处理设备可以按照预设的交织图样对信道交织前矩阵进行比特重排，从而得到信道交织后矩阵。然后再按列顺序逐列读取信道交织后矩阵中的符号。经过信道交织后的符号序列表示为这里NL表示相应的传输块所对应的层数。
在本申请交织方法的另一种实现方式中，若对传输块进行码块分割时将码块进行了分组，也可以在生成向量序列后，按一个或多码块组进行交织。其实现方法可参考前述步骤401‐403，区别在于其中每一子向量序列包括至少一个码块组中各码块对应的输出比特序列生成的向量。
例如，对传输块进行码块分割时，共得到5个码块，2个码块组，其中，码块0～2属于码块组0,码块3～4属于码块组1。若每个向量中包括的比特数为4比特，各码块对应的输出比特序列长度为16比特，则基于码块0对应的输出比特序列可以生成4个向量g0，g1，g2和g3，基于码块1对应的输出比特序列可以生成4个向量g4～g7，基于码块2对应的输出比特序列可以生成4个向量g8～g11，基于码块3对应的输出比特序列可以生成4个向量g12～g15，基于码块4对应的输出比特序列可以生成4个向量g16～g19。一种可能的实现方式中，可以分别按照一个码块组进行交织，则向量序列可以包括2个子向量序列，其中，每一子向量序列包括一个码块组中各码块对应的输出比特序列生成的向量。子向量序列A包括码块组0中各码块0～2对应的输出比特序列生成的向量g0～g11,其长度为12，子向量序列B包括码块组1中各码块3～4对应的输出比特序列生成的向量g12～g19，其长度为8。当然，也可以按照多个码块组进行交织，则向量序列包括一个子向量序列，该子向量序列包括2个码块组中各码块对应的输出比特序列生成的向量g0～g19。需说明的是此处均为方便举例说明，本发明实施例并不以此为限制。
在本申请提供的数据处理方法的一种可能的实现方式中，可以包括：
B01：基于P个输出比特序列得到Q个向量；
B02：获取输入向量序列A，输入向量序列A包括Q个向量，Q个向量为前一步骤中基于P个输出比特序列得到的；
B03：对输入向量序列A进行交织。
其中，P和Q均为大于0的整数。
由于频域交织、信道交织以及码块组交织都是以向量为粒度对子向量序列进行交织的。若将子向量序列称为输入向量序列A，则输入向量序列A包括Q个向量,这个Q个向量是基于P个输出比特序列得到的。
其中，每一输出比特序列是从循环缓存中获取，其中所述循环缓存用于保存每一所述输出比特序列对应的码块经编码后得到的全部或部分比特，或者，所述循环缓存用于保存每一所述输出比特序列对应的码块经编码以及比特重排后得到的全部或部分比特。例如，每一输出比特序列可以是传输块分割得到的各码块分别经过步骤103‐105或者，经过步骤103，106，107以及105得到的。
其中，基于P个输出比特序列得到Q个向量可以是，将每个输出比特序列分为至少一个向量，P个输出比特序列可以生成Q个向量；或者，对P个输出比特序列分别进行序列内交织得到P个交织比特序列，在将每个交织比特序列分为至少一个向量，从而得到Q个向量。其中对每个输出比特序列进行序列内交织的方法可以参考前述方法步骤301至305，或者A01至A02。
可见对于频域交织，Q为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍。
可见对于信道交织，P为传输块经码块分割后得到的码块个数。
可见对于码块组交织，P为传输块经码块分割后得到的G个码块组中至少一个码块组所包含的码块个数。
参见图6，为本申请数据处理设备一个实施例的结构示意图。
如图6所示，所述数据处理设备可以包括：获取单元601，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输经码块分割后生成的一个码块；编码单元602，用于对第一待处理比特序列进行编码得到第一编码后比特序列；保存单元603，用于将所述第一编码后比特序列的全部或至少部分保存至循环缓存；输出单元604，用于从所述循环缓存中取出第一输出比特序列。
可见数据处理设备中的循环缓存可用于保存编码单元602得到的第一编码后比特序列中的全部比特或部分比特，从而可进行速率匹配。
可选的，所述获取单元601，包括：获取子单元，用于获取传输块；生成子单元，用于基于所述传输块生成包含所述第一待处理比特序列在内的N个比特序列，N为大于1的整数。
可选的，第一交织单元，用于对所述第一输出比特序列进行交织。
可选的，还包括：第二交织单元，用于基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；对所述向量序列进行交织。
可选的，所述向量序列还包含基于第二输出比特序列所生成的向量；每一所述第二输出比特序列的向量包括所述第二输出比特序列的至少一个比特。
可选的，所述第二交织单元，具体用于对所述向量序列所包含的向量进行交织。
可选的，所述第二交织单元，具体用于对所述向量序列包含的每一个子向量序列进行子向量序列内交织，得到M个交织后子序列，其中，所述向量序列包括M个子向量序列，每一个所述子向量序列所包含的向量个数为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍；级联所述M个交织后子序列。
该数据处理设备可用于实现前述方法实施例，参见前述方法实施例中的说明，此处不再赘述。
在另一种实现方式中，如图7所示所述数据处理设备还可以包括：重排单元605。在包括重排单元605时：获取单元601，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；编码单元602，用于对第一待处理比特序列进行编码得到第一编码后比特序列；重排单元605，用于对第一编码后比特序列进行比特重排，得到第一重排比特序列；保存单元603，用于将所述第一重排比特序列的全部或至少部分比特保存至循环缓存；输出单元604，用于从所述循环缓存中所述保存的比特中取出第一输出比特序列。
可选的，所述重排单元605，具体用于改变所述第一编码后比特序列中第一子序列的位置，所述第一子序列的长度为扩展因子的正整数倍；或者，删除所述第一编码后比特序列中的第二子序列，所述第二子序列的长度为扩展因子的正整数倍。也就是说，第一重排比特序列为改变第一编码后比特序列中第一子序列的位置得到的，或者，第一重排比特序列为删除所述第一编码后比特序列中的第二子序列得到的。
可见数据处理设备中的循环缓存也可用于重排单元605得到的第一重排比特序列中的全部比特或部分比特，从而可进行速率匹配。
可选的，所述第二子序列包括至少一个信息比特。
可选的，所述重排单元605，具体用于获取打孔后序列及冗余交织序，所述打孔后序列为对信息比特序列进行打孔所得的序列；冗余交织序为对第一冗余序列进行比特重排所得的序列；级联打孔后序列、冗余交织序及第二冗余序列，从而得到比特第一重排比特序列；其中，所述信息比特序列由所述第一待处理比特序列所包含的信息比特构成,所述第一冗余比特序列由使用LDPC校验矩阵的核心矩阵对第一待处理比特序列进行编码生成的冗余比特构成,第二冗余序列由使用LDPC校验矩阵的扩展矩阵对第一待处理比特序列进行编码生成的冗余比特构成。
可选的，所述重排单元605，还用于按照选定交织图样对第一冗余序列所包含的子序列进行重排，其中每一个子序列由核心矩阵中一列校验位对信息比特序列进行编码生成的冗余比特构成。
该数据处理设备可用于实现前述方法实施例，参见前述方法实施例中的说明，此处不再赘述。
在本申请数据处理设备的另一个实施例中，可以包括：
获取单元601，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输经码块分割后生成的一个码块；
编码单元602，用于对第一待处理比特序列进行编码得到第一编码后比特序列；
输出单元604，用于从循环缓存中取出第一输出比特序列；
其中，所述循环缓存用于保存所述第一编码后比特序列的全部比特或部分比特，或者，所述循环缓存用于保存第一重排比特序列的全部比特或部分比特，所述第一重排比特序列是对所述第一编码后比特序列进行比特重排得到的。
可选地，还包括第一交织单元，用于对所述第一输出比特序列进行交织。
可选的，还包括：第二交织单元，用于基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；对所述向量序列进行交织。
该数据处理设备可用于实现前述方法实施例，参见前述方法实施例中的说明，此处不再赘述。
在本申请数据处理设备的另一个实施例中，数据处理设备可用于实现前述方法实施例中的方法，参见前述方法实施例中的说明，此处不再赘述。数据处理设备可以包括：
获取单元，用于获取输入比特序列A，所述所述输入比特序列A是基于至少一组输出比特序列得到的，其中，每组输出比特序列包括至少一个输出比特序列，每组输出比特序列组中的各输出比特序列基于同一码块组中各码块生成的；
交织单元，用于对所述输入比特序列A进行交织。
在本申请数据处理设备的另一个实施例中，数据处理设备可用于实现前述方法实施例中的方法，参见前述方法实施例中的说明，此处不再赘述。数据处理设备可以包括：
生成单元，用于基于N个输出比特序列得到M个向量；
获取单元，用于获取输入向量序列A，所述输入向量序列A包括所述M个向量；
交织单元，用于对所述输入向量序列A进行交织；
其中，N为大于0的整数，M为大于0的整数，每一所述输出比特序列与传输块经码块分割后得到的一个码块相对应。
参见图8为本申请数据处理设备另一个实施例的结构示意图，如图8所示，所示数据处理设备可以包括：处理器801、存储器802及收发器803。
其中，所述收发器803，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；所述处理器801，用于对第一待处理比特序列进行编码得到第一编码后比特序列；将所述第一编码后比特序列的全部比特或至少部分比特保存至循环缓存；从所述循环缓存中保存的所述比特中取出第一输出比特序列。所述收发器803还可以用于输出所述第一输出比特序列。
可选的，所述收发器803，还可以用于获取传输块；所述处理器801，还可以用于基于所述传输块生成包含所述第一待处理比特序列在内的N个比特序列，N为大于1的整数。
可选的，所述处理器801，还可以用于对所述第一输出比特序列进行交织。
可选的，所述处理器801，还可以用于基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；对所述向量序列进行交织。
可选的，所述处理器801，还可以用于对所述向量序列所包含的向量进行交织。
可选的，所述处理器801，还可以用于对所述向量序列包含的每一个子向量序列进行子向量序列内交织，得到M个交织后子序列，其中，所述向量序列包括M个子向量序列，每一个所述子向量序列所包含的向量个数为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍；级联所述M个交织后子序列。
可选的，所述收发器803，还可以用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；所述处理器801，还可以用于对第一待处理比特序列进行编码得到第一编码后比特序列；对第一编码后比特序列进行比特重排，得到第一重排比特序列；将所述第一重排比特序列的全部或至少部分比特保存至循环缓存；从所述循环缓存中所述保存的比特中取出第一输出比特序列。
其中，对第一编码后比特序列进行比特重排，至少包括以下一种操作：改变所述第一编码后比特序列中第一子序列的位置，所述第一子序列的长度为扩展因子的正整数倍；或者，删除所述第一编码后比特序列中的第二子序列，所述第二子序列的长度为扩展因子的正整数倍。所述第二子序列包括至少一个信息比特。
所述处理器801，还可以用于获取打孔后序列及冗余交织序，所述打孔后序列为对信息比特序列进行打孔所得的序列；冗余交织序为对第一冗余序列进行比特重排所得的序列；级联打孔后序列、冗余交织序及第二冗余序列，从而得到比特第一重排比特序列；其中，所述信息比特序列由所述第一待处理比特序列所包含的信息比特构成,所述第一冗余比特序列由使用LDPC校验矩阵的核心矩阵对第一待处理比特序列进行编码生成的冗余比特构成,第二冗余序列由使用LDPC校验矩阵的扩展矩阵对第一待处理比特序列进行编码生成的冗余比特构成。
所述处理器801，还可以用于按照选定交织图样对第一冗余序列所包含的子序列进行重排，其中每一个子序列由核心矩阵中一列校验位对信息比特序列进行编码生成的冗余比特构成。
需要说明的是，数据处理设备可以包括一个或多个存储器，以及一个或多个处理器，所述存储器存储有指令，所述处理器耦合到所述存储器，用于调取存储器中的指令以执行前述各方法实施例中所描述的各个步骤。
参见图9，本申请用于上行链路的发送侧数据处理系统系统架构示意图。
如图9所示，所述系统可以包括：传输块CRC附着(transport block CRCattachment)模块，用于对传输块进行CRC附着；码块CRC附着(code block segmentationcode block CRC attachment)模块，用于对码块进行CRC附着；其中，所述码块可以由传输块经过码块分割生成；编码(encoder)模块，用于对码块进行编码，例如，可以用于实现前述实施例中的编码步骤；比特重排(bit re‐ordering)模块，用于编码模块输出的序列进行比特重排，例如，可以实现前述实施例中对编码后比特序列进行比特重排的步骤；速率匹配(rate matching)模块，用于实现前述实施例中速率匹配的过程；例如，可以用于实现前述实施例中，将编码后比特序列的全部比特或至少部分比特保存至循环缓存；从所述循环缓存中保存的所述比特中取出输出比特序列等步骤；块交织(block interleaver)模块，用于对经过速率匹配后的比特序列进行交织，例如，可以用于实现前述实施例中对输出比特序列进行交织的步骤；码块级联(code block concatenation)模块，用于级联各码块的输出比特序列模块；例如，可以前述实施例中所述的第一输出比特序列、第二输出比特序列等输出比特序列；数据和控制信息添加(data and control multiplexing)模块，则用于在码块级联输出的序列中添加数据信息或控制信息。其中，码块CRC附着模块和列交换模块为可选模块，所述系统中也可以不包含码块CRC附着模块或不包含列交换模块。
在另一中实现方式中，所述子块交织模块、码块级联模块及数据和控制信息添加也可以如图10所示被码块级联模块，数据和控制信息添加模块与频域交织模块所替代。在再一种实现方式中，所述块交织模块、码块级联模块及数据和控制信息添加模块也可以如图11所示被码块级联模块，数据和控制信息添加模块与信道交织模块所替代。在此两种实现方式中，所述码块级联模块可以用于级联速率匹配模块输出的比特序列，例如，可以实现生成向量序列的步骤。所述数据和控制信息添加模块则可以实现在向量序列中添加随路信令的步骤。所述频域交织模块可以用于对码块级联模所输出的序列进行频域交织；例如，实现前述实施例中对所述向量序列进行交织的步骤。所述信道交织模块则可以用于对码块级联模块所输出的序列进行频域交织；例如，实现前述实施例中对所述向量序列进行交织的步骤。
相应的，上行链路的接收侧数据处理系统系统架构可如图12所示。
如图12所示，所述系统可以包括：控制信令检测(control signaling detection)模块；码块分割(code block segmentation)模块；解块交织(de‐block interleaver)模块；解速率匹配(de‐rate matching)模块；HARQ合并(HARQ combine)模块；译码(decoder)模块；码块合并(code block concatenation)模块；传输块CRC校验(TB CRC caculation)模块。
其中，所述控制信息检测模块，码块合并模块，及解块交织模块也可以如图13所示被解频域交织模块，控制信息检测模块及码块分割模块替代；或者，如图14所示被解频域交织模块，控制信息检测模块及码块分割模块替代
前述各个模块用于执行发送侧数据处理系统中相应模块的逆处理过程，具体的内容在此就不再赘述。
参见图15至17，为本申请用于下行链路的发送侧数据处理系统系统架构示意图。
用于下行链路的发送侧数据处理系统系统架构，与用于上行链路的发送侧数据处理系统系统架相类似。但是由于在下行链路中不需要发送随路信令，因此用于下行链路的发送侧数据处理系统系统可以不包含数据和控制信息添加模块。
相应的，参见图18至20，为本申请用于下行链路的接收侧数据处理系统系统架构示意图。
由于在下行链路中，不需要发送随路信令，因此用于下行链路的发送侧数据处理系统系统可以不包含控制信息检测模块。
具体实现中，本申请还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本申请提供的数据处理方法的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体(英文：read‐only memory，简称：ROM)或随机存储记忆体(英文：random access memory，简称：RAM)等。
本领域的技术人员可以清楚地了解到本申请实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例或者实施例的某些部分所述的方法。
本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于设备实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。
以上所述的本申请实施方式并不构成对本申请保护范围的限定。

Claims (32)

1.一种数据处理方法，其特征在于，包括：
获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输块经码块分割后生成的一个码块；
对第一待处理比特序列进行编码得到第一编码后比特序列；
从循环缓存中保存的比特中取出第一输出比特序列；
其中，所述循环缓存用于保存所述第一编码后比特序列的全部比特或部分比特，或者，所述循环缓存用于保存第一重排比特序列的全部比特或部分比特，所述第一重排比特序列是对所述第一编码后比特序列进行比特重排得到的。
2.如权利要求1所述的方法，其特征在于，所述第一重排比特序列为改变所述第一编码后比特序列中第一子序列的位置得到的，所述第一子序列的长度为扩展因子的正整数倍；或者，
所述第一重排比特序列为删除所述第一编码后比特序列中的第二子序列得到的，所述第二子序列的长度为扩展因子的正整数倍。
3.如权利要求1或2所述的方法，其特征在于，获取第一待处理比特序列，包括：
获取传输块；
基于所述传输块生成包含所述第一待处理比特序列在内的N个比特序列，N为大于0的整数。
4.如权利要求1至3任一项所述的方法，其特征在于，还包括：
对所述第一输出比特序列进行交织。
5.如权利要求1至3任一项所述的方法，其特征在于，还包括：
基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；
对所述向量序列进行交织。
6.如权利要求5所述的方法，其特征在于，
所述向量序列还包含基于第二输出比特序列所生成的向量；每一所述第二输出比特序列的向量包括所述第二输出比特序列的至少一个比特。
7.如权利要求5或6所述的方法，其特征在于，对所述向量序列进行交织包括：
对所述向量序列所包含的向量进行交织。
8.如权利要求5或6所述的方法，其特征在于，对所述向量序列进行交织包括：
对所述向量序列包含的每一个子向量序列进行子向量序列内交织，得到M个交织后子序列，其中，所述向量序列包括M个子向量序列，每一个所述子向量序列所包含的向量个数为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍。
9.一种数据处理方法，用于通信系统，其特征在于，包括：
获取输入比特序列A，所述输入比特序列A是基于至少一组输出比特序列得到的；
其中，每组输出比特序列包括至少一个输出比特序列，每组输出比特序列中的各输出比特序列基于同一码块组中各码块生成的；
对所述输入比特序列A进行交织。
10.根据权利要求9所述的方法，其特征在于，
每一所述输出比特序列是从循环缓存中获取，其中，
所述循环缓存用于保存每一所述输出比特序列对应的码块经编码后得到的全部或部分比特，或者，所述循环缓存用于保存每一所述输出比特序列对应的码块经编码以及比特重排后得到的全部或部分比特。
11.一种数据处理方法，用于通信系统，其特征在于，包括：
基于P个输出比特序列得到Q个向量；
获取输入向量序列A，所述输入向量序列A包括所述Q个向量；
对所述输入向量序列A进行交织；
其中，P为大于0的整数，Q为大于0的整数，每一所述输出比特序列与传输块经码块分割后得到的一个码块相对应。
12.根据权利要求11所述的方法，其特征在于，所述基于P个输出比特序列得到Q个向量包括：
对所述P个输出比特序列分别进行交织得到P个交织比特序列；
基于所述P个交织比特序列得到所述Q个向量。
13.根据权利要求11或12所述的方法，其特征在于，
所述P为传输块经码块分割后得到的码块个数。
14.根据权利要求11或12所述的方法，其特征在于，
所述Q为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍。
15.根据权利要求11或12所述的方法，其特征在于，
所述P为传输块经码块分割后得到的G个码块组中至少一个码块组所包含的码块个数。
16.根据权利要求11至15任一项所述的方法，其特征在于，
每一所述输出比特序列是从循环缓存中获取，其中，
所述循环缓存用于保存所述输出比特序列对应的码块经编码后得到的全部或部分比特，或者，
所述循环缓存用于保存所述输出比特序列对应的码块经编码以及比特重排后得到的全部或部分比特。
17.一种数据处理设备，其特征在于，包括：
获取单元，用于获取第一待处理比特序列，所述第一待处理比特序列为传输块或传输经码块分割后生成的一个码块；
编码单元，用于对第一待处理比特序列进行编码得到第一编码后比特序列；
输出单元，用于从循环缓存中取出第一输出比特序列；
其中，所述循环缓存用于保存所述第一编码后比特序列的全部比特或部分比特，或者，所述循环缓存用于保存第一重排比特序列的全部比特或部分比特，所述第一重排比特序列是对所述第一编码后比特序列进行比特重排得到的。
18.如权利要求17所述的方法，其特征在于，所述第一重排比特序列为改变所述第一编码后比特序列中第一子序列的位置得到的，所述第一子序列的长度为扩展因子的正整数倍；或者，
所述第一重排比特序列为删除所述第一编码后比特序列中的第二子序列得到的，所述第二子序列的长度为扩展因子的正整数倍。
19.如权利要求17或18所述的数据处理设备，其特征在于，所述获取单元，包括：
获取子单元，用于获取传输块；
生成子单元，用于基于所述传输块生成包含所述第一待处理比特序列在内的N个比特序列，N为大于0的整数。
20.如权利要求17至19任一项所述的数据处理设备，其特征在于，还包括：
第一交织单元，用于对所述第一输出比特序列进行交织。
21.如权利要求17至19任一项所述的数据处理设备，其特征在于，还包括：
第二交织单元，用于基于所述第一输出比特序列生成向量序列，所述向量序列中包含所述第一输出比特序列的Q个向量，每一个所述第一输出比特序列的向量中包含所述第一输出比特序列的至少一个比特，其中，Q为正整数；对所述向量序列进行交织。
22.如权利要求21所述的数据处理设备，其特征在于，
所述向量序列还包含基于第二输出比特序列所生成的向量；每一所述第二输出比特序列的向量包括所述第二输出比特序列的至少一个比特。
23.如权利要求21或22所述的数据处理设备，其特征在于，
所述第二交织单元，具体用于对所述向量序列所包含的向量进行交织。
24.如权利要求21或22所述的数据处理设备，其特征在于，
所述第二交织单元，具体用于对所述向量序列包含的每一个子向量序列进行子向量序列内交织，得到M个交织后子序列，其中，所述向量序列包括M个子向量序列，每一个所述子向量序列所包含的向量个数为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍。
25.一种数据处理设备，其特征在于，包括：
获取单元，用于获取输入比特序列A，所述所述输入比特序列A是基于至少一组输出比特序列得到的，其中，每组输出比特序列包括至少一个输出比特序列，每组输出比特序列组中的各输出比特序列基于同一码块组中各码块生成的；
交织单元，用于对所述输入比特序列A进行交织。
26.如权利要求25所述的数据处理设备，其特征在于，所述数据处理设备还包括输出单元，用于分别从循环缓存中获取每一所述输出比特序列，其中，对每一所述输出比特序列，
所述循环缓存用于保存每一所述输出比特序列对应的码块经编码后得到的全部或部分比特，或者，所述循环缓存用于保存每一所述输出比特序列对应的码块经编码以及比特重排后得到的全部或部分比特。
27.一种数据处理设备，其特征在于，包括：
生成单元，用于基于N个输出比特序列得到M个向量；
获取单元，用于获取输入向量序列A，所述输入向量序列A包括所述M个向量；
交织单元，用于对所述输入向量序列A进行交织；
其中，N为大于0的整数，M为大于0的整数，每一所述输出比特序列与传输块经码块分割后得到的一个码块相对应。
28.如权利要求27所述的数据处理设备，其特征在于，所述生成单元具体用于
对所述N个输出比特序列分别进行交织得到N个交织比特序列；
基于所述N个交织比特序列得到所述M个向量。
29.如权利要求27或28所述的数据处理设备，其特征在于，所述N为传输块经码块分割后得到的码块个数。
30.如权利要求27或28所述的数据处理设备，其特征在于，所述M为一个传输时间间隔内用于传输所述传输块的信道内时域符号所包含向量的正整数倍。
31.如权利要求27或28所述的数据处理设备，其特征在于，所述N为传输块经码块分割后得到的G个码块组中至少一个码块组所包含的码块个数。
32.如权利要求27至31任一项所述的数据处理设备，所述数据处理设备还包括输出单元，用于分别从循环缓存中获取每一所述输出比特序列，其中，对每一所述输出比特序列，
所述循环缓存用于保存每一所述输出比特序列对应的码块经编码后得到的全部或部分比特，或者，所述循环缓存用于保存每一所述输出比特序列对应的码块经编码以及比特重排后得到的全部或部分比特。
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