CN108398628A - 一种基于频域特征的高速adc电路板的串扰测量分析方法 - Google Patents

Abstract

本发明涉及一种基于频域特征的高速ADC电路板的串扰测量分析方法，包括以下步骤：S1：在ADC电路板上电运行后，提取AD芯片模拟输入引脚的噪声波形；S2：对噪声波形的数据进行傅立叶变换，提取噪声的频域特征，筛选出频域值较大，且稳定出现的频点，与潜在干扰源的主频率和谐波倍频频率进行匹配，匹配一致则为相应干扰源；S3：沿模拟接收线路检测噪声频率点的强度，记录干扰强度最大的位置；S4：根据模拟接收线路上的干扰最强的位置和干扰源线路所在位置，存在同时临近两个位置的走线为潜在的干扰耦合路径，本发明能够通过频域特征提取获得干扰源及潜在的干扰耦合路径，可为串扰故障排除及设计仿真分析提供重要的实测数据支撑。

Description

一种基于频域特征的高速ADC电路板的串扰测量分析方法

技术领域

本发明涉及一种基于频域特征的高速ADC电路板的串扰测量分析方法，本发明属于高速电路信号完整性及电源完整性测试分析领域。

背景技术

近年来，随着IC技术的发展，集成电路设计越发小型化，集成化。线路串扰成为电路设计不可回避的关键问题。此外，高速ADC电路板是一种技术含量高，性能指标要求严格，设计制作相对困难的高端电子产品。高速ADC电路板广泛应用于许多高端领域，从无线射频通信到生物医学信号检测等。

这类电路检测的信号不尽相同，但基本原理基本一致，大都是将天线或传感器检测转化成模拟电信号传送ADC电路板，由该电路将模拟信号分析提取转化成MCU或CUP可以处理计算的数字信号。因此这类电路板不可避免的存在数字电路和模拟电路交叉共存的现象。这往往容易造成高速数字信号对模拟信道的干扰。同时电路处理速度和带宽的增加，使得时钟电路的频率也在不断增加。高频时钟信号在板间传输具有更强的耦合能力，这也使其成为串扰噪声的潜在来源。

此外，随着芯片的集成度不断提高，引脚的数量和密度增加，BGA封装的广泛应用，电路板的布局布线设计也愈发紧凑，也越来越多地采用多层板的设计方案。这也使得内层电路噪声串扰成为影响电路性能的一大隐患。

现有串扰分析技术主要利用脉冲响应测量分析等技术，该技术能够一定程度上判别整体线路的耦合特性，但是不能分析判定具体耦合的关键路径和强耦合区域。此外，国外有频谱扫描仪可以获取被测电路板上方频率信号强度的空间分布，主要衡量的是板内信号的空间辐射特性，一定程度上能够表征该型号的耦合能力，但不能直接分析判定内部的噪声耦合特性。

发明内容

本发明要解决的技术问题是：为克服上述问题，提供一种为串扰故障排除及设计仿真分析提供重要的基于频域特征的高速ADC电路板的串扰测量分析方法。

本发明解决其技术问题所采用的技术方案是：

一种基于频域特征的高速ADC电路板的串扰测量分析方法，包括以下步骤：

S1：在ADC电路板上电运行后，提取AD芯片模拟输入引脚的噪声波形；

S2：对噪声波形的数据进行傅立叶变换，提取噪声的频域特征，筛选出频域值较大，且稳定出现的频点，与潜在干扰源的主频率和谐波倍频频率进行匹配，匹配一致则为相应干扰源；

S3：沿模拟接收线路检测噪声频率点的强度，记录干扰强度最大的位置；

S4：根据模拟接收线路上的干扰最强的位置和干扰源线路所在位置，存在同时临近两个位置的走线为潜在的干扰耦合路径。

优选地，所述潜在干扰源的主频率和谐波倍频频率是根据时钟频率和数据信号传输速率计算得到。

优选地，还包括步骤S5：对于存在过孔和表层引脚的走线，利用示波器检测提取潜在干扰耦合路径上的信号波形，将该信号波形的数据通过傅立叶变化获得其频域特性，如果存在强度高于15dBm的模拟接收线路上相同或成谐波倍频关系的噪声频点，则该线路确定为干扰耦合路径。

优选地，还包括步骤S6：对于在板间走线的潜在耦合线路，通过频谱仪和近场探头在电路表层沿潜在干扰耦合路径的传输路径进行检测，记录下强度高于15dBm的模拟接收线路上相同或成谐波倍频关系的噪声频点，结合各层结构分析得出干扰耦合路径。

优选地，可抑制干扰耦合路径的噪声耦合方法包括：

(1)优化干扰源线路走线；

(2)电源线路增加电容滤波；

(3)控制电路与干扰源和受扰线路增加间距；

(4)完善参考地层保证信号回路最短。

本发明的有益效果是：本发明能够通过频域特征提取获得干扰源及潜在的干扰耦合路径，可为串扰故障排除及设计仿真分析提供重要的实测数据支撑，能够很好的分析解决ADC电路板可能存在的数模串扰和时钟串扰两大突出问题，通过在端口检测信号频域特性能够快速准确的定位干扰源，通过辅助线路近场频域信号扫描分析，可以圈定主要的耦合点及耦合器件等，本方法的结果输出可用于电路板的仿真分析和PCB优化设计，这将大幅提高ADC电路串扰故障诊断的准确性，电路优化设计的成功率以及最终电路采样的信噪比，通过利用上述方法完成的射频接收ADC电路板优化设计，将原有电路的时钟串扰及数字信号串扰强度从平均-80dBm降低至-110dBm以下。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是本发明一个实施例的流程图；

图2是电路板的一个噪声信号检测图；

图3是电路板的另一个噪声信号检测图；

图4是电路板的一个电路板图；

图5是电路板的一个信号耦合示意图；

图6是电路板的另一个信号耦合示意图；

图7是电路板的另一个电路板图；

图8是电路板的另一个噪声信号检测图。

具体实施方式

现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。

实施例1

如图1所示的本发明所述一种基于频域特征的高速ADC电路板的串扰测量分析方法，包括以下步骤：

S1：在ADC电路板上电运行后，优选的用示波器检测提取AD芯片模拟输入引脚的噪声波形；

S2：对噪声波形的数据进行傅立叶变换，提取噪声的频域特征，筛选出频域值较大，且稳定出现的频点，与潜在干扰源的主频率和谐波倍频频率进行匹配，匹配一致则为相应干扰源；

S3：利用频谱分析仪和近场探头沿模拟接收线路检测噪声频率点的强度，记录干扰强度最大的位置；

S4：根据模拟接收线路上的干扰最强的位置和干扰源线路所在位置，存在同时临近两个位置(距离小于5-8倍线宽)的走线为潜在的干扰耦合路径。

本发明能够通过频域特征提取获得干扰源及潜在的干扰耦合路径，可为串扰故障排除及设计仿真分析提供重要的实测数据支撑，能够很好的分析解决ADC电路板可能存在的数模串扰和时钟串扰两大突出问题，通过在端口检测信号频域特性能够快速准确的定位干扰源，通过辅助线路近场频域信号扫描分析，可以圈定主要的耦合点及耦合器件等，本方法的结果输出可用于电路板的仿真分析和PCB优化设计，这将大幅提高ADC电路串扰故障诊断的准确性，电路优化设计的成功率以及最终电路采样的信噪比，通过利用上述方法完成的射频接收ADC电路板优化设计，将原有电路的时钟串扰及数字信号串扰强度从平均-80dBm降低至-110dBm以下。

在优选的实施方式中，所述潜在干扰源的主频率和谐波倍频频率是根据时钟频率和数据信号传输速率计算得到，本计算方法采用本技术领域常用技术方法计算即可得到，本领域技术人员可根据本技术方案计算得到。

在优选的实施方式中，还包括步骤S5：对于存在过孔和表层引脚的走线，利用示波器检测提取潜在干扰耦合路径上的信号波形，将该信号波形的数据通过傅立叶变化获得其频域特性，如果存在强度高于15dBm的模拟接收线路上相同或成谐波倍频关系的噪声频点，则该线路确定为干扰耦合路径。

在优选的实施方式中，还包括步骤S6：对于在板间走线的潜在耦合线路，通过频谱仪和近场探头在电路表层沿潜在干扰耦合路径的传输路径进行检测，记录下强度高于15dBm的模拟接收线路上相同或成谐波倍频关系的噪声频点，结合各层结构分析得出干扰耦合路径，本领域技术技术人员可通过现有技术对各层进行结构分析得出干扰耦合路径。

在优选的实施方式中，可抑制干扰耦合路径的噪声耦合方法包括：

(1)优化干扰源线路走线；

(2)电源线路增加电容滤波；

(3)控制电路与干扰源和受扰线路增加间距；

(4)完善参考地层保证信号回路最短。

实施例2

下面提供本发明实施的一个是实施方式，在屏蔽室中，在没有输入信号的情况下，运行电路的扫频功能。测量的结果显示，该电路扫描结果出现大量耦合噪声信号，强度大多在-110dBm以上,如图2所示。由于屏蔽室中没有外来干扰信号，这意味着在电路存在内部的干扰源，下面进行分析，首先用近场探头对工作状态下的电路板进行了全面的扫描，然后可以发现时钟电路区域的四十兆谐波信号的强度最大，此外射频采样前端电路也能检测到40m及其谐波信号。然后，我们对时钟区域进行了局部屏蔽。测量结果如图3所示，测量并比较了该区域相同位置相同谐波频点的强度。发现屏蔽之后，近场测得的谐波的空间辐射强度明显减弱。最后，对比了在时钟电路屏蔽前后的电路扫频结果，干扰信号的强度和数量没有明显变化。通过上述实验可以得出结论：电路扫频出现的40M谐波干扰的源头来自时钟电路，同时空间辐射不是主要的干扰耦合路径。

由于时钟电路与其他电路连接的线路主要是电源输入走线和时钟输出走线。其中时钟输出走线由于传输的是时钟信号，并且连接了时钟电路和射频采样芯片，因此更有可能向外传播耦合谐波干扰。因此，从时钟信号输出引脚和AD采样芯片的时钟输入引脚处切断原有时钟信号输出走线，再采用外部时钟源直接将时钟信号注入AD芯片的时钟输入引脚，如此时钟信号不会经过原有传输路径，同时保证了电路正常工作。电路扫频结果中的干扰信号的数量和强度明显减少。这意味这原有时钟走线是噪声耦合的重要一步，为了进一步分析通过时钟走线进一步耦合的板间路径。

如果电路的电源完整性设计存在缺陷，噪声就可能通过电源网络进入到采样芯片中，影响信号采样的品质。利用示波器，分别检测供电电路输出引脚与射频采集芯片附近电源网络的频域分量。AD芯片附近的电源网络从100M到800M之间的频域上，耦合了许多强度较大的高次谐波噪声。通过噪声频率的特征匹配，巨大部分高强度的高频噪声都是时钟频率的高次倍频，由此我们可以判断在电源输出端的电源相对纯净，没有耦合高频噪声，然而在AD芯片附近的电源网络耦合了较强的时钟高次谐波噪声。

进一步分析AD芯片的电源走线，如图4所示。虽然为了获得较低的电源阻抗，采用较宽的电源布线，但是多层板上密集的过孔，破坏了电源线路的完整性，还可能将噪声引入电源网路。此外图中红线标出的路径正是时钟走线的路径。时钟走线刚好从其他层穿越了AD芯片供电线路的所在区域。由此可见，电源网络中的高次谐波干扰信号很有可能由时钟走线通过过孔耦合到电源线路。

通过上述分析，我们将该电路的杂散超标问题，锁定在了时钟走线及其经过区域的电路PCB结构上，诸如过孔和铺铜等。这样可以大大简化全波仿真所需导入的电路结构，减少了全波仿真的计算量，从而加快了仿真结果的获取，提高仿真的准确率。

如图5所示，是时钟线上的信号波向其所在层的铺铜及过孔结构的耦合情况。图中，没有信号耦合的结构呈现深蓝色，有信号耦合的结构会想黄色转变，信号强度最大的位置会呈现红色。由此我们可以发现，时钟线与其临近的覆铜和过孔存在较强的信号耦合。

如图6所示，耦合了较强时钟干扰信号的过孔，会将这些干扰进一步耦合到其他电路层的临近覆铜和线路上，这就进一步印证了AD电源网络中的时钟谐波干扰信号是通过过孔传递的猜想。

此外，时钟走线对邻近线路也有较强的干扰耦合，这些走线是连接到射频前端的控制线。因此过强的耦合噪声也有可能由此传递进入射频采样电路中。因此，需要进行优化减弱噪声的耦合。

通过全波仿真我们进一步明确了时钟走线和射频采样电路之间的板间耦合结构，主要是临近的过孔，覆铜和控制线等。

通过实验测量分析和模拟仿真，基本明确了噪声耦合的主要可能路径，接下来要针对不同耦合结构和电路中的功能，采取相应措施减弱耦合噪声的强度。

可采用的PCB优化设计方案：

1.过孔

时钟走线附近的过孔绝大部分是连接到地网络的，最初添加的目的主要用来降低各层地网络的阻抗，使其良好接地。但是由于这些过孔在时钟走线和射频采样电路走线之间，因此其耦合和传递噪声的负面作用更加明显。此外密集的地过孔也破坏了该区域电源线路的完整性，让噪声更容易向电源网络耦合。因此，在优化设计中就将这些强耦合的地网络过孔删除。其他信号线的过孔也尽量远离时钟走线布置。

2.覆铜

时钟走线临近的覆铜是信号层的中的地走线，由于八层板的电路层叠设计已经保证了每个信号层都有完整的参考地层，因此信号层的铺地就不是必要的，同时在强干扰源附近的铺地还可能起到传导干扰的负面作用，因此在优化设计中，将这类覆铜进行了删减。

3.临近控制线走线

过孔和覆铜的删减给该信号层层留下了更多走线的空间，这样空过增加其他信号线与时钟走线的距离，使其间隔超过5倍以上的线宽，对该修改后的点路也进行了全波仿真，从线路颜色的变化可以直观分辨出，信号耦合的强度明显减弱。

3.电源走线

原时钟电源布线采用覆铜的走线方式，初衷是加宽线路，降低网络阻抗。但是该布线被许多过孔破坏了原有电源线路的完整性，还增加了噪声通过过孔向电源网络耦合的路径。因此在优化设计中，我们缩减了电源走线的宽度，让其内部尽量不要穿越过孔，如图7所示。为了更有效的降低电源线路在芯片输入端阻抗，提高噪声抑制效果，在AD芯片的电源的输入引脚附近增加一组0.1UF和0.01uf的去耦电容。该电容组合配置能够对几十到上百兆的噪声有较好的去耦作用。

通过上述PCB优化设计，重新加工制作了电路样板，同样在屏蔽室中对新电路板进行扫频功能的测试，如图8所示，原有杂散几乎全部消除，都淹没在底噪以下，整体底噪在-115dbm以下，剩余几处杂散强度都不超过-108dBm。由此可见电路的信号完整性显著提升。

以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (5)

1.一种基于频域特征的高速ADC电路板的串扰测量分析方法，其特征在于，包括以下步骤：

S1：在ADC电路板上电运行后，提取AD芯片模拟输入引脚的噪声波形；

S2：对噪声波形的数据进行傅立叶变换，提取噪声的频域特征，筛选出频域值较大，且稳定出现的频点，与潜在干扰源的主频率和谐波倍频频率进行匹配，匹配一致则为相应干扰源；

S3：沿模拟接收线路检测噪声频率点的强度，记录干扰强度最大的位置；

S4：根据模拟接收线路上的干扰最强的位置和干扰源线路所在位置，存在同时临近两个位置的走线为潜在的干扰耦合路径。

2.如权利要求1所述的串扰测量分析方法，其特征在于，所述潜在干扰源的主频率和谐波倍频频率是根据时钟频率和数据信号传输速率计算得到。

3.如权利要求1或2所述的串扰测量分析方法，其特征在于，还包括步骤S5：对于存在过孔和表层引脚的走线，利用示波器检测提取潜在干扰耦合路径上的信号波形，将该信号波形的数据通过傅立叶变化获得其频域特性，如果存在强度高于15dBm的模拟接收线路上相同或成谐波倍频关系的噪声频点，则该线路确定为干扰耦合路径。

4.如权利要求3所述的串扰测量分析方法，其特征在于，还包括步骤S6：对于在板间走线的潜在耦合线路，通过频谱仪和近场探头在电路表层沿潜在干扰耦合路径的传输路径进行检测，记录下强度高于15dBm的模拟接收线路上相同或成谐波倍频关系的噪声频点，结合各层结构分析得出干扰耦合路径。

5.如权利要求4所述的串扰测量分析方法，其特征在于，可抑制干扰耦合路径的噪声耦合方法包括：

(1)优化干扰源线路走线；

(2)电源线路增加电容滤波；

(3)控制电路与干扰源和受扰线路增加间距；

(4)完善参考地层保证信号回路最短。