CN108346653A - 可耐受静电放电事件的高压半导体元件 - Google Patents

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Abstract

本发明公开一种可耐受静电放电事件的高压半导体元件。该高压开关元件包含有一高压开关元件以及一静电放电防护元件。该高压开关元件包含有一重掺杂漏区以及数个第一条状掺杂区。该重掺杂漏区形成于一半导体基底中。该半导体基底为一第一型。该重掺杂漏区为与该第一型相反的一第二型。该多个第一条状掺杂区以一跑道图案设置，部分地围绕该重掺杂漏区。该静电放电防护元件形成于该半导体基底上，包含有一第一重掺杂区以及数个第二条状掺杂区。该第一重掺杂区为该第一型，形成于该半导体基底中，邻接于该重掺杂漏区。该多个第二条状掺杂区以另一跑道图案设置，部分地围绕该第一重掺杂区。

Description

可耐受静电放电事件的高压半导体元件
技术领域
本发明涉及一种高压金属氧化物半晶体管(Metal-Oxide-Semiconductor FieldEffect Transistor，MOSFET)，尤其是涉及一种整合有静电放电防护元件的高压MOSFET。
背景技术
高压MOSFET是一种半导体元件，一般是指可以耐受超过5V以上的漏源极跨压(drain-to-source voltage)的一MOSFET。应用上，可以用来切换负载，或是用于电源管理上在不同电压准位间的转换，或是做为高功率放大器中的功率元件。
高压MOSFET一般是直接承受半导体芯片的外界来的高电压，因此，也必须去承受外界所可能出现的静电放电应力(electrostatic discharge stress)。一元件的ESD耐受力，一般认为是，在元件不被损害的条件下，元件可承受的最大ESD应力。高压MOSFET的ESD耐受力往往非常低，因为高压MOSFET的电场分布不均匀(non-uniformity of electricfield distribution)与在一不连续的区域所产生的局部电流拥挤效应(local currentcrowding effect at a discontinuous region)。
一般在提升高压MOSFET的ESD耐受力时，可以以加大高压MOSFET的元件大小的方式，利用高压MOSFET自身寄生的元件来释放ESD应力。但是，高压MOSFET一般原本就非常大了，再加大元件大小往往不切实际，浪费许多晶片面积(silicon area)。
发明内容
本发明提供一种高压半导体元件，可耐受静电放电事件。该高压半导体元件包含有一高压开关元件以及一静电放电防护元件。该高压开关元件包含有一重掺杂漏区、一重掺杂源区以及一控制极。该重掺杂漏区形成于一半导体基底上。该半导体基底为一第一型。该重掺杂漏区为与该第一型相反的一第二型。该重掺杂源区为该第二型，部分地围绕该重掺杂漏区。该重掺杂源区具有一第一弯曲部，凹向一第一方向。该控制极可控制该重掺杂漏区与该重掺杂源区之间的电连接。该静电放电防护元件包含有一第一重掺杂区以及一第二重掺杂区，两者均为该第一型，均形成于该半导体基底上。该第二重掺杂区部分地围绕该第一重掺杂区，具有一第二弯曲部，凹向一第二方向。该第一方向相反于该第二方向。
本发明实施例提供一种高压半导体元件，可耐受静电放电事件。该高压开关元件包含有一高压开关元件以及一静电放电防护元件。该高压开关元件包含有一重掺杂漏区以及数个第一条状掺杂区。该重掺杂漏区形成于一半导体基底中。该半导体基底为一第一型。该重掺杂漏区为与该第一型相反的一第二型。该多个第一条状掺杂区以一跑道图案设置，部分地围绕该重掺杂漏区。该静电放电防护元件形成于该半导体基底上，包含有一第一重掺杂区以及数个第二条状掺杂区。该第一重掺杂区为该第一型，形成于该半导体基底中，邻接于该重掺杂漏区。该多个第二条状掺杂区以另一跑道图案设置，部分地围绕该第一重掺杂区。该第一重掺杂区与该重掺杂漏区一同电连接至一接合垫。
附图说明
图1显示一高压MOSFET的上视图；
图2为图1中的高压MOSFET沿着II-II线所产生的剖视图；
图3为图2的高压MOSFET的等效电路图；
图4显示依据本发明所实施的一高压MOSFET 60的上视图；
图5为图4的高压MOSFET 60，沿着V-V线所产生的剖视图；
图6为图4的高压MOSFET 60，沿着VI-VI线所产生的剖视图；
图7为图4的高压MOSFET 60的等效电路图；
图8显示依据本发明所实施的一高压MOSFET 60’的上视图；
图9为高压MOSFET 60’，沿着图8的IX-IX线所产生的剖视图；
图10为图8的高压MOSFET 60’的等效电路图。
符号说明
10 高压MOSFET
12、12’ P型基底
14、14’ N型飘移区
16、16’ P型阱区
18、18’ N型重掺杂源区
20、20’ P型重掺杂栅区
22、22’ P型重掺杂区
24、24’ N型阱区
25、25’ 场氧化区
26、26’ N型重掺杂漏区
27、27’ 场氧化区
28、28’ 导电栅区
29、29’ 场氧化区
30、30’ 栅氧化层
35、35’ 接合垫
60、60’ 高压MOSFET
62、62’ ESD防护元件
64、64’ P型重掺杂区
66N 型重掺杂区
70P 型重掺杂区
72 栅氧化层
AN 阳极
AR1、AR2、AR3 弯曲部
B 体极
BJ1、BJ2、BJ3、BJ4 BJT
CA 阴极
COL 集极
D 漏极
D1、D2、D3、D4 二极管
EMT 射极
G 栅极
J1、J2 JFET
NM1 N型MOS晶体管
S 源极
SC1 SCR
II-II、V-V、VI-VI、IX-IX 线
具体实施方式
在本说明书中，有一些相同的符号，其表示具有相同或是类似的结构、功能、原理的元件，且为业界具有一般知识能力者可以依据本说明书的教导而推知。为说明书的简洁度考虑，相同的符号的元件将不再重述。
本发明的一实施例提供一高压MOSFET，其整合有一ESD防护元件。该高压MOSFET具有一高压开关元件以及一ESD防护元件。高压开关元件具有一重掺杂漏区以及数个第一条状掺杂区。该多个第一条状掺杂区，以一跑道图案设置，部分地围绕该重掺杂漏区。该ESD防护元件具有一第一重掺杂区以及数个第二条状掺杂区。该多个第二条状掺杂区，以另一跑道图案设置，部分地围绕该第一重掺杂区。该第一重掺杂区与该重掺杂漏区一同电连接至一接合垫。
当该接合垫上发生ESD事件时，相对于该高压开关元件，该ESD防护元件可以提供更多更均匀的路径，来释放ESD应力。因此，该高压MOSFET可能可以具有优良的ESD耐受力。
参阅图1与图2。图1显示一高压MOSFET 10的上视图(top view)，图2为高压MOSFET10，沿着图1的II-II线所产生的剖视图。
在图1中，高压MOSFET 10，由内而外，依序有N型重掺杂漏区26、场氧化区25、导电栅区28、P型重掺杂栅区20、场氧化区27、N型重掺杂源区18、场氧化区29、以及P型重掺杂区22。P型重掺杂栅区20、N型重掺杂源区18、以及P型重掺杂区22都是条状掺杂区，以跑道图案设置，完全地围绕重N型重掺杂漏区26。这里所谓的跑道图案(race tracks)，是指条状掺杂区大约彼此平行或是同时转弯，条状掺杂区不会彼此交会，就像田径场上的跑道一样。这样的跑道图案设置，可以使得高压MOSFET 10中的电场强度均匀，使得高压MOSFET 10有比较好的耐高压能力。
所有的P型重掺杂区(包含P型重掺杂栅区20)可以通过一样的制作工艺于同一时间形成，所以可以具有相同的掺杂浓度。类似地，所有的N型重掺杂区(包含N型重掺杂漏区26与N型重掺杂源区18)也可以具有相同的掺杂浓度。
如同图2所示，高压MOSFET 10具有一P型基底(P-type substrate)12。N型重掺杂漏区26位于一N型阱区24内，而N型阱区24形成于P型基底12上。类似的，P型重掺杂区22位于P型阱区16内，而P型阱区16形成于P型基底12上。N型阱区24与P型阱区16之间形成有一N型飘移区14，其内形成有N型重掺杂源区18以及P型重掺杂栅区20。栅氧化层30由场氧化区25延伸出来，其具有一边缘，大致与P型重掺杂栅区20相对齐。导电栅区28具有栅导电物于栅氧化层30与场氧化区25上。
N型重掺杂漏区26作为一漏极D，通过欧姆接触以及一金属导电层电连接到一接合垫35。P型重掺杂栅区20跟导电栅区28通过欧姆接触以及金属导电层电连接在一起，作为一栅极G。N型重掺杂源区18电连接至欧姆接触以及一金属导电层，其作为一源极S。P型基底12、P型阱区16、以及P型重掺杂区22彼此相电连接至一接地线，且P型重掺杂区22上方形成有欧姆接触以及一金属导电层，作为一体极B。
从元件物理可知，高压MOSFET 10可以视为一空乏型(depletion mode)接面场效晶体管(junction effect transistor，JFET)，而图3为图2的高压MOSFET 10的等效电路图，其具有一JFET J1。JFET J1可以用于一电源控制器(power management controller)的高压启动电路(high-voltage startup circuit)中。接合垫35可以用以耦接至一高电压，举例来说300伏特，栅极G.耦接至一接地线，而源极S耦接至一操作电源电容，其可以提供操作电压VCC。JFET J1可以是一高压开关元件。
当栅极G的栅电压VG以及源极S的源电压VS都大约等于接地线的0V时，JFET J1为导通状态，所以可以提供一充电电流对耦接到源极S的操作电源电容充电。随着充电的持续，操作电源电容的电压VCC以及源极S的源电压VS都逐渐升高。当栅极G到源极S之间的栅源电压(gate-to-source voltage)VGS负到一定程度时，JFET J1中的导电通道将因为空乏区夹止(pinch-off)而关闭，停止对操作电源电容充电，完成高压启动。栅极G可以视为一控制极，栅源电压VGS可以控制N型重掺杂漏区26与N型重掺杂源区18之间的电连接。
高压MOSFET 10的ESD耐受力不太理想。当ESD应力出现在接合垫35上时，ESD应力只能通过漏极D到体极B之间的二极管击穿而释放。图2中显示了四个寄生的二极管D1、D2、D3、D4，其中二极管D1为P型阱区16与N型飘移区14之间的接面、二极管D2为P型基底12与N型飘移区14之间的接面、二极管D3为P型基底12与N型阱区24之间的接面、二极管D4为P型重掺杂栅区20与N型飘移区14之间的接面。因为掺杂浓度的差异，二极管D4的击穿电压会最低。所以，当ESD事件发生时，绝大多数的ESD电流只会流经二极管D4。可以推想到的，二极管D4将很容易因为电流拥挤产生高热而烧毁。因此，高压MOSFET 10的ESD耐受力将不太理想。
参阅图4、图5、图6与图7。图4显示依据本发明所实施的一高压MOSFET 60的上视图。图5为高压MOSFET 60，沿着图4的V-V线所产生的剖视图。图6为高压MOSFET 60，沿着图4的VI-VI线所产生的剖视图。图7为图4的高压MOSFET 60的等效电路图。
在图4中的高压MOSFET 60，有一部分相似于图1中的高压MOSFET 10。图6的剖视图大致上类似于图2的剖视图，可以说只是代表符号不同。因此，高压MOSFET 60具有一JFETJ2，其部分的特征，可以参考高压MOSFET 10以及先前的教导而得知。
在图4的上视图，与图1相异的部分，包含有一ESD防护元件62，其一剖视图显示于图5中，其等效电路显示于图7中，稍后将会详加说明。
请参阅图4与图6。在JFET J2中，P型重掺杂栅区20’、N型重掺杂源区18’、以及P型重掺杂区22’都是条状掺杂区，以一种跑道图案设置，部分地或是非完全地，围绕重N型重掺杂漏区26’。这里的跑道图案，是指条状掺杂区大约彼此平行或是同时转弯，条状掺杂区不会彼此交会，就像田径场上的跑道一样。如果VI-VI线沿着跑道延伸的方向移动，所产生的相对应剖视图大致上都相同或相似。以N型重掺杂源区18’为例，N型重掺杂源区18’在图4中具有一弯曲部AR1，其凹向图4中的负y方向。另一种说法是，弯曲部AR1具有一开口朝向负y方向。
在图4中，P型重掺杂区22’大致包覆N型重掺杂源区18’的一外侧。
请参阅图4与图5。在ESD防护元件62中，P型重掺杂区64与N型重掺杂区66也都是条状掺杂区，以另一种跑道图案设置，部分地或是非完全地，围绕重P型重掺杂区70。以P型重掺杂区64为例，其在图4中具有一弯曲部AR2，其凹向图4中的正y方向。另一种说法是，弯曲部AR2具有一开口朝向正y方向。在图4中，弯曲部AR2的开口所对应的方向，跟弯曲部AR1的开口所对应的方向，大致相反且对齐在一条直线上，但是本发明不限于此。在另一实施例中，它们所对应的方向相反，但是并没有对齐，或是没有在同一条直线上。
如同图5所示，ESD防护元件62具有P型基底12’。N型重掺杂漏区26’与P型重掺杂区70可以彼此相邻，位于N型阱区24’内，而N型阱区24’形成于P型基底12’上。在另一个实施例中，N型重掺杂漏区26’与P型重掺杂区70彼此不相邻。P型重掺杂区64与N型重掺杂区66位于P型阱区16’内，而P型阱区16’形成于P型基底12’上。P型重掺杂区64与N型重掺杂区66可以选择性的相邻或是不相邻。N型阱区24’与P型阱区16’之间形成有N型飘移区14’。尽管在图4中未显示，在一上视图中，N型飘移区14’可以完全环绕包围N型阱区24’。栅氧化层72由场氧化区25’延伸出来，具有一边缘大致与N型重掺杂区66相对齐。导电栅区28’具有栅导电物于栅氧化层72与场氧化区25’上。栅氧化层72位于P型阱区16’与导电栅区28’之间。
N型重掺杂漏区26’以及P型重掺杂区70通过欧姆接触以及金属导电层相电连接，作为一阳极AN，电连接到接合垫35’。P型重掺杂区64、N型重掺杂区66以及导电栅区28’，通过欧姆接触以及金属导电层电连接在一起，作为一阴极CA，电连接至接地线。
P型重掺杂区70、N型阱区24’以及P型基底12’可以视为一PNP双极性晶体管(bipolar junction transistor，BJT)BJ2。N型飘移区14’、P型阱区16’以及N型重掺杂区66可以视为一NPN BJT BJ1。导电栅区28’、栅氧化层72、N型飘移区14’、P型阱区16’、以及N型重掺杂区66一起可以视为一加强型(enhancement-mode)的N型金属氧化物半(MOS)晶体管NM1。如同图7所示，BJT BJ1、BJT BJ2、以及其中寄生的电阻可以构成一个硅控整流器(silicon-controlled rectifier，SCR)SC1。N型MOS晶体管NM1的源漏极分别电连接至NPNBJT BJ1的射极与集极。当NPN BJT BJ1与PNP BJT BJ2中，任何一个接面击穿时，SCR SC1可提供一正向反馈机制，使得NPN BJT BJ1与PNP BJT BJ2都导通而释放大电流。当NPN BJTBJ1与PNP BJT BJ2中，没有任何接面击穿时，NPN BJT BJ1与PNP BJT BJ2大致都呈现关闭状态，SCR SC1大致呈现开路，不导通电流。
实务上，可以设计的使SCR SC1的触发电压低于JFET J2的击穿电压。因此当ESD事件发生时，在JFET J2开始释放ESD应力之前，SCR SC1就开始释放ESD应力。而且，SCR SC1释放ESD应力的电流路径，不像JFET J2只有通过单一路径，而是至少有两条路径，一个是横向地通过NPN BJT BJ1，另一个是通过纵向的PNP BJT BJ2，因此，ESD电流分布的比较平均，比较不会在SCR SC1内局部区域产生高热，所以SCR SC1具有较好的ESD耐受力。
N型MOS晶体管NM1的存在，除了导电栅区28’的栅导电物可以当作场板(fieldplate)来调整N型飘移区14’内的电场分布之外，导电栅区28’更可能可以降低触发SCR SC1所需的触发电压，让SCR SC1在ESD事件发生时，更早释放ESD应力。
在另一个实施例中，ESD防护元件62并没有导电栅区28’以及栅氧化层72。换言之，ESD防护元件62可以没有N型MOS晶体管NM1。
本发明的实施例不一定需要有SCR来作为一ESD防护元件。在其他实施例中，可能只有一个或是多个BJT来作为一ESD防护元件。
图8显示依据本发明所实施的一高压MOSFET 60’的上视图。图9为高压MOSFET60’，沿着图8的IX-IX线所产生的剖视图，也是一ESD防护元件62’的剖视图。图10为图8的高压MOSFET 60’的等效电路图。
图8-图10分别跟图4、图5、图7相同或相似。他们彼此相同或是相似之处，可以参阅先前图4、图5、图7以及相关的说明得知，不再重述。
图8以P型重掺杂区64’取代图4中的P型重掺杂区64与N型重掺杂区66。图9以P型重掺杂区64’取代图5中的P型重掺杂区64与N型重掺杂区66。图10以ESD防护元件62’取代图7中的ESD防护元件62。ESD防护元件62’并不具有SCR。
在图8中，P型重掺杂区64’具有一弯曲部AR3，具有一开口朝向正y方向。弯曲部AR3的开口所对应的方向，跟弯曲部AR1的开口所对应的方向，大致相反且对齐在一条直线上，但是本发明不限于此。在另一实施例中，它们所对应的方向相反，但是并没有对齐，或是没有在同一条直线上。
如同图9所示，ESD防护元件62’中，N型重掺杂漏区26’以及P型重掺杂区70通过欧姆接触以及金属导电层相电连接，作为一射极EMT，电连接到接合垫35’。P型重掺杂区64’以及导电栅区28’，通过欧姆接触以及金属导电层电连接在一起，作为一集极COL，电连接至接地线。
图9中也标示了两个等效的PNP BJT BJ3与BJ4。PNP BJT BJ3为一纵向的BJT，大致由P型重掺杂区70、N型阱区24’以及P型基底12’所构成。PNP BJT BJ4为一横向的BJT，大致由P型重掺杂区70、N型飘移区14’以及P型阱区16’所构成。PNP BJT BJ3与BJ4的基极通过N型飘移区14’或是/以及N型重掺杂漏区26’的等效电阻，电连接到射极EMT，而PNP BJT BJ3与BJ4的集极彼此短路，电连接到集极COL以及接地线。因此，图9的ESD防护元件62’的等效电路显示于图10的右半部。
实务上，可以设计的使PNP BJT BJ3与BJ4的ESD触发电压低于JFET J2的击穿电压。因此当ESD事件发生时，在JFET J2开始释放ESD应力之前，PNP BJT BJ3与BJ4就可以通过纵向与横向两个路径，开始释放ESD应力。因此，ESD电流分布的比较平均，比较不会在ESD防护元件62’内局部区域产生高热，所以ESD防护元件62’具有较好的ESD耐受力。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种高压半导体元件，可耐受静电放电事件，包含有：
高压开关元件，包含有：
重掺杂漏区，形成于一半导体基底上，该半导体基底为一第一型，该重掺杂漏区为与该第一型相反的一第二型；
重掺杂源区，为该第二型，部分地围绕该重掺杂漏区，该重掺杂源区具有一第一弯曲(arch)部，该第一弯曲部凹向一第一方向；以及
控制极，可控制该重掺杂漏区与该重掺杂源区之间的电连接；
静电放电防护元件，包含有：
第一重掺杂区，为该第一型，形成于该半导体基底上；以及
第二重掺杂区，为该第一型，部分地围绕该第一重掺杂区，具有第二弯曲部，凹向一第二方向；
其中，该第一方向相反于该第二方向。
2.如权利要求1所述的该高压半导体元件，另包含有一第一阱区(well region)，为该第二型，设于该半导体基底，该重掺杂漏区与该第一重掺杂区均位于该第一阱区内。
3.如权利要求2所述的该高压半导体元件，另包含有一飘移区，为该第二型，其中，该飘移区环绕该第一阱区，且该重掺杂源区位于该飘移区内。
4.如权利要求1所述的该高压半导体元件，其中，该第一重掺杂区与该重掺杂漏区共同电连接到一接合垫(pad)。
5.如权利要求1所述的该高压半导体元件，其中，该静电放电防护元件包含有一双极性晶体管，且该第一与该第二重掺杂区为该双极性晶体管的一射极与一集极。
6.如权利要求1所述的该高压半导体元件，其中，该静电放电防护元件包含有硅控整流器(Silicon Controlled Rectifier，SCR)，且该第一重掺杂区为该硅控整流器的一阳极，该第二重掺杂区为该硅控整流器的一阴极。
7.如权利要求1所述的该高压半导体元件，其中，该高压开关元件为一空乏型(depletion-mode)接面场效晶体管(junction effect transistor，JFET)。
8.如权利要求1所述的该高压半导体元件，其中，该高压开关元件另包含有第三重掺杂区，为该第一型，包覆该重掺杂源区的一外侧。
9.一种高压半导体元件，可耐受静电放电事件，包含有：
高压开关元件，包含有：
重掺杂漏区，形成于一半导体基底中，该半导体基底为一第一型，该重掺杂漏区为与该第一型相反的一第二型；以及
数个第一条状掺杂区，以一跑道图案设置，部分地围绕该重掺杂漏区；以及
静电放电防护元件，形成于该半导体基底上，该静电放电防护元件包含有：
第一重掺杂区，为该第一型，形成于该半导体基底中，邻接于该重掺杂漏区；以及
数个第二条状掺杂区，以另一跑道图案设置，部分地围绕该第一重掺杂区；
其中，该第一重掺杂区与该重掺杂漏区一同电连接至一接合垫。
10.如权利要求9所述的该高压半导体元件，其中，至少该多个第一条状掺杂区其中之一具有第一弯曲部，其凹向一第一方向，至少该多个第二条状掺杂区其中之一具有一第二弯曲部，其凹向一第二方向，且该该第一方向与该第二方向相反。
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