CN108345555A - 基于高速串行通信的接口桥接电路及其方法 - Google Patents

基于高速串行通信的接口桥接电路及其方法 Download PDF

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Abstract

本发明实施例公开了一种基于高速串行通信的接口桥接电路及其方法。该接口桥接电路包括PCIE接口模块、AXI总线模块、芯片链路模块、转换模块、Serdes接口模块和控制模块，用于实现AI运算加速板卡与主机之间连接的PCIE接口到AI加速处理芯片配置的Serdes接口之间的转换。本发明实施例实现了AI加速处理芯片与上位主机之间以及级联的多个AI加速处理芯片之间的高速互联通信，提升了单个AI运算加速板卡的运算处理能力，并降低了AI加速处理芯片之间的接口复杂度。

Description

基于高速串行通信的接口桥接电路及其方法
技术领域
本发明涉及接口处理技术，特别是涉及一种基于高速串行通信的接口桥接电路及其方法。
背景技术
随着互联网和信息行业的快速发展，各种声音、图像、视频数据均呈井喷式的发展，大数据处理已经逐步取代传统的人工数据处理，而人工智能(简称AI)技术的应用使得大数据分析处理能力得到再一次飞跃。
深度学习技术引发了人工智能应用的高速发展，引领人类由信息时代进入智能时代。深度学习本质是一种机器学习技术，需要强大的硬件计算能力，来完成复杂的数据处理和运算。对于如此庞大的数据处理和运算，现有的人工智能解决方案中，采用专用的AI加速处理芯片执行深度学习运算，但是即使单个超高性能的AI加速处理芯片，其处理能力也远远达不到运算需求。为了满足大规模数据的处理需求，技术人员开始使用多个AI加速处理芯片组成计算集群来构建AI运算加速板卡，并通过高速接口(如外围组件快速互连PCIE接口)与主机CPU通信连接，从而构成深度学习服务器系统，极大地提升了深度学习的运算处理能力。
但是，对于这种由上位主机和AI运算加速板卡构成的深度学习服务器系统，如何实现AI加速处理芯片与上位主机之间以及AI加速处理芯片与另一AI加速处理芯片之间的高速互联通信是决定其运算处理能力的关键瓶颈。
发明内容
为了解决上述问题，根据本发明的一个方面，提出一种基于高速串行通信的接口桥接电路，该接口桥接电路包括：
PCIE接口模块，用于接收主机CPU发送的数据，并将所述数据转换为并行数据；
AXI总线模块，用于将所述并行数据中的待运算数据分发给芯片链路模块，将所述并行数据中的控制命令分发给控制模块；
芯片链路模块，用于对所述待运算数据进行存取；
转换模块，用于将芯片链路模块存取的并行待运算数据转换为串行数据；
Serdes接口模块，用于将转换后的所述串行数据发送给AI加速处理芯片进行处理；
控制模块，用于接收所述AXI总线模块分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。
在一些实施方式中，所述Serdes接口模块还用于接收AI加速处理芯片返回的运算结果数据。
在一些实施方式中，所述转换模块还用于将所述AI加速处理芯片返回的运算结果数据转换为并行数据。
在一些实施方式中，所述芯片链路模块还用于对所述AI加速处理芯片返回的运算结果数据进行存取。
在一些实施方式中，所述AXI总线模块还用于向所述PCIE接口模块传输所述AI加速处理芯片返回的运算结果数据。
在一些实施方式中，所述PCIE接口模块还用于将所述AI加速处理芯片返回的运算结果数据传输给主机。
在一些实施方式中，所述控制模块包括AXI转APB桥接模块和控制端口；所述AXI转APB桥接模块用于对接收自AXI总线模块的所述控制命令进行逻辑转换，转换为APB外围总线协议格式，并发送给所述控制端口；所述控制端口用于对AI加速处理芯片进行控制、调度。
在一些实施方式中，所述控制端口包括I2C控制端口和PWM控制端口。
在一些实施方式中，所述AI加速处理芯片包括ASIC处理芯片。
在一些实施方式中，所述AI加速处理芯片包括张量处理单元TPU。
根据本发明的另一个方面，提出一种基于高速串行通信的接口桥接方法，所述方法包括：
通过PCIE接口模块接收主机CPU发送的数据，并将所述数据转换为并行数据；
将所述并行数据中的待运算数据通过AXI总线模块发送给芯片链路模块进行存取；
将存取的待运算数据转换为串行数据；
将转换后的所述串行数据通过Serdes接口模块发送给AI加速处理芯片进行处理。
在一些实施方式中，所述方法还包括：
将所述并行数据中的控制命令通过AXI总线模块发送给控制模块。
在一些实施方式中，所述将所述并行数据中的控制命令通过AXI总线模块发送给控制模块包括：
将所述并行数据中的控制命令通过AXI总线模块发送给AXI转APB桥接模块进行逻辑转换；
将转换后的控制命令发送给相应的控制端口。
在一些实施方式中，所述控制端口包括I2C控制端口和PWM控制端口，用于对AI加速处理芯片进行控制、调度。
在一些实施方式中，所述AI加速处理芯片包括ASIC处理芯片。
在一些实施方式中，所述AI加速处理芯片包括张量处理单元TPU。
根据本发明的另一个方面，提出一种基于高速串行通信的接口桥接方法，其特征在于，所述方法包括：
通过Serdes接口模块接收AI加速处理芯片发送的运算结果数据；
将所述运算结果数据转换为并行数据；
将所述并行数据发送给芯片链路模块进行存取；
将存取的所述运算结果数据通过AXI总线模块发送给PCIE接口模块，经由PCIE接口模块发送给主机CPU。
本发明实施例实现了PCIE接口与Serdes接口的桥接转换，并将其应用于多个AI加速处理芯片级联的AI运算加速板卡中，实现了AI加速处理芯片与上位主机之间以及级联的多个AI加速处理芯片之间的高速互联通信，提升了单个AI运算板卡的运算处理能力，并降低了AI加速处理芯片之间的接口复杂度。
附图说明
图1是根据本发明一实施例的AI运算加速板卡的结构示意图；
图2是根据本发明一实施例的接口桥接电路的结构示意图；
图3是根据本发明一实施例的接口桥接方法的流程图；
图4是根据本发明另一实施例的接口桥接方法的流程图；
图5是根据本发明另一实施例的接口桥接方法的流程图；
图6是根据本发明另一实施例的接口桥接方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1是根据本发明一实施例的可配置硬件算力的AI运算加速板卡100的结构示意图。如图1所示，所述AI运算加速板卡100包括PCIE接口10、接口桥接电路20、N个AI加速处理芯片30以及与所述N个AI加速处理芯片对应的N个电源管理芯片(PMIC)40，N为大于或等于1的整数，其中：
PCIE接口10用于连接主机的PCIE插槽，接收主机CPU发送的数据，并将主机CPU发送的数据发送给接口桥接电路20。同时，PCIE接口10还用于向主机CPU返回AI加速处理芯片30的运算结果数据。
接口桥接电路20用于将PCIE接口转换为与AI加速处理芯片30适配的Serdes接口，将主机发送的数据中的待运算数据经由Serdes接口发送给AI加速处理芯片30进行处理。同时，接口桥接电路20还用于接收AI加速处理芯片30返回的运算结果数据，并经由PCIE接口10传输给主机CPU。
在一些实施方式中，接口桥接电路20还包括对AI运算加速板卡的控制功能，例如对电源管理芯片的上电时序控制、对AI加速处理芯片的控制、调度等。
AI加速处理芯片30用于基于主机CPU发送的待运算数据执行AI运算加速处理，并向接口桥接电路20返回运算结果数据。AI加速处理芯片30分别配置两个Serdes接口，一个Serdes接口用于与上一级AI加速处理芯片或接口桥接电路进行数据通信，另一个Serdes接口用于与下一级AI加速处理芯片进行数据通信。
在一些实施方式中，所述AI加速处理芯片采用ASIC处理芯片实现，所述AI运算包括深度学习计算。
在一些实施方式中，所述AI加速处理芯片还可以采用Google公司的张量处理单元(Tensor Processing Unit，简称TPU)来实现。
电源管理芯片40用于对AI加速处理芯片进行供电，实现电源管理的功能。
在一些实施方式中，电源管理芯片40通过低速串行总线连接到接口桥接电路20，所述接口桥接电路还用于控制所述电源管理芯片对相应的AI加速处理芯片进行供电。
本发明实施例中，由于AI加速处理芯片和其它AI加速处理芯片之间有大量的数据交换，所以需要采用特殊的数据接口。本发明实施例采用的是串行/解串(Serdes)接口，Serdes接口是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术，即在发送端多路低速并行信号被转换成高速串行信号经传输媒体进行传输，而在接收端高速串行信号重新转换成低速并行信号，这种点对点的串行通信技术充分利用传输媒体的信道容量，能够减少所需的传输信道和器件引脚数目，提升信号的传输速度，大大降低通信成本。具体而言，AI加速处理芯片分别两个Serdes接口，一个Serdes接口用于与上一级AI加速处理芯片或接口桥接电路进行数据通信，另一个Serdes接口用于与下一级AI加速处理芯片进行数据通信，AI加速处理芯片将需要传输的大量并行数据通过Serdes接口串行化，再通过AI运算加速板卡的PCB载板上较少的串行走线，将数据进行芯片间的传输。
由于主机(例如PC机或服务器)的CPU通常具备标准PCIE接口，但一般不会配置Serdes接口。传统的PCIE接口方案中，如果需要采用多颗AI加速处理芯片组成大规模的加速计算阵列，整个计算阵列中需要大量的PCIE桥接芯片，会显著增加硬件设计复杂度及硬件系统成本。当AI加速处理芯片采用serdes接口进行芯片间级联通信，如果在各芯片上再增加专门的PCIE接口，会导致实际应用场景下整个计算阵列中只有一颗AI加速处理芯片的PCIE接口被实际使用，其他AI加速处理芯片的PCIE接口全部闲置，造成资源的浪费以及芯片制造成本的提升。因此，本发明实施例中AI加速处理芯片并不配置PCIE接口，而是在AI加速处理芯片与上位主机之间增加接口桥接电路20，用于把连接主机的PCIE接口转换成与AI加速处理芯片适配的Serdes接口，从而保证了芯片和主机之间以及芯片之间的高速通信，降低了芯片之间的接口复杂度。
图2是根据本发明一实施例的接口桥接电路20的结构示意图。如图2所示，所述接口桥接电路20采用可编程逻辑器件FPGA实现，其包括PCIE接口模块201、AXI总线模块202、芯片链路模块203、转换模块204、Serdes接口模块205和控制模块206。
PCIE接口模块201用于接收主机CPU发送的数据，并将所述数据转换为并行数据。
AXI总线模块202用于对PCIE接口模块201转换后的并行数据进行分发传输，其中待运算数据被分发给芯片链路模块203，控制命令被分发给控制模块206。AXI(AdvancedeXtensible Interface)总线是一种面向高性能、高带宽、低延迟的片内总线。
芯片链路模块203用于对分发的所述待运算数据进行存取。在整个系统中芯片链路模块203相当于全局DMA，可以在无需处理器干预的情况下，直接存取数据，其包括异步先入先出队列FIFO。
转换模块204用于将芯片链路模块存取的并行待运算数据转换为串行数据。
Serdes接口模块205用于将所述转换后的串行数据发送给AI加速处理芯片30进行处理。
控制模块206用于接收AXI总线模块202分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。
在一些实施方式中，Serdes接口模块205还用于接收AI加速处理芯片30返回的运算结果数据；转换模块204还用于将Serdes接口模块205接收的AI加速处理芯片返回的运算结果数据转换为并行数据；芯片链路模块203还用于对AI加速处理芯片返回的运算结果数据进行存取；AXI总线模块202还用于向PCIE接口模块201传输AI加速处理芯片返回的运算结果数据；PCIE接口模块201还用于将AI加速处理芯片返回的运算结果数据传输给主机。
在一些实施方式中，所述控制模块206包括AXI转APB桥接模块和控制端口。其中，主机发送的数据中包含的控制命令被AXI总线模块202分发给AXI转APB桥接模块。AXI转APB桥接模块用于对接收自AXI总线模块202的控制命令进行逻辑转换，转换为APB(AdvancedPeripheral Bus)外围总线协议格式，并发送给相应的控制端口。
在一些实施方式中，控制端口可以包括但不限于I2C控制端口和PWM控制端口。
I2C控制端口连接AI加速处理芯片及温度传感器的I2C端口，用于对各AI加速处理芯片进行控制、调度，以及对AI加速处理芯片的温度进行监测。在一些实施方式中，I2C控制端口也用于调节电源管理芯片，实现AI加速处理芯片的上下电时序及动态调频调压功能。
PWM控制端口用于控制AI运算加速板卡的风扇转速，结合I2C端口上连接的温度传感器，实现AI加速处理芯片温度及风扇转速的动态调节功能。
本发明实施例采用可编程逻辑器件FPGA实现PCIE接口到Serdes接口的桥接转换，使得AI运算加速板卡的设计使用更加灵活，并且可以实现对多AI加速处理芯片级联的AI运算加速板卡的外设管理、逻辑控制。
图3是根据本发明一实施例的基于高速串行通信的接口桥接方法的流程示意图。如图3所示，该方法包括：
步骤S11，通过PCIE接口模块接收主机CPU发送的数据，并将所述数据转换为并行数据；
步骤S12，将所述并行数据中的待运算数据通过AXI总线模块发送给芯片链路模块进行存取；
步骤S13，将存取的待运算数据转换为串行数据；
步骤S14，将所述转换后的串行数据通过Serdes接口模块发送给AI加速处理芯片进行处理。
图4是根据本发明另一实施例的基于高速串行通信的接口桥接方法的流程示意图。如图4所示，该方法在图3所述步骤S11的基础上，还包括：
步骤S15，将所述并行数据中的控制命令通过AXI总线模块发送给控制模块。
图5是根据本发明另一实施例的基于高速串行通信的接口桥接方法的流程示意图。如图5所示，图4所述步骤S15包括：
步骤S151，将所述并行数据中的控制命令通过AXI总线模块发送给AXI转APB桥接模块进行逻辑转换；
步骤S152，将转换后的控制命令发送给相应的控制端口。
图6是根据本发明另一实施例的基于高速串行通信的接口桥接方法的流程示意图。如图6所示，该方法包括：
步骤S21，通过Serdes接口模块接收AI加速处理芯片发送的运算结果数据；
步骤S22，将所述运算结果数据转换为并行数据；
步骤S23，将所述并行数据发送给芯片链路模块进行存取；
步骤S24，将存取的所述运算结果数据通过AXI总线模块发送给PCIE接口模块，经由PCIE接口模块发送给主机CPU。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种基于高速串行通信的接口桥接电路，其特征在于，包括：
PCIE接口模块，用于接收主机CPU发送的数据，并将所述数据转换为并行数据；
AXI总线模块，用于将所述并行数据中的待运算数据分发给芯片链路模块，将所述并行数据中的控制命令分发给控制模块；
芯片链路模块，用于对所述待运算数据进行存取；
转换模块，用于将芯片链路模块存取的并行待运算数据转换为串行数据；
Serdes接口模块，用于将转换后的所述串行数据发送给AI加速处理芯片进行处理；
控制模块，用于接收所述AXI总线模块分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。
2.根据权利要求1所述的接口桥接电路，其特征在于，所述Serdes接口模块还用于接收AI加速处理芯片返回的运算结果数据。
3.根据权利要求2所述的接口桥接电路，其特征在于，所述转换模块还用于将所述AI加速处理芯片返回的运算结果数据转换为并行数据。
4.根据权利要求3所述的接口桥接电路，其特征在于，所述芯片链路模块还用于对所述AI加速处理芯片返回的运算结果数据进行存取。
5.根据权利要求4所述的接口桥接电路，其特征在于，所述AXI总线模块还用于向所述PCIE接口模块传输所述AI加速处理芯片返回的运算结果数据。
6.根据权利要求5所述的接口桥接电路，其特征在于，所述PCIE接口模块还用于将所述AI加速处理芯片返回的运算结果数据传输给主机。
7.根据权利要求1所述的接口桥接电路，其特征在于，所述控制模块包括AXI转APB桥接模块和控制端口；所述AXI转APB桥接模块用于对接收自AXI总线模块的所述控制命令进行逻辑转换，转换为APB外围总线协议格式，并发送给所述控制端口；所述控制端口用于对AI加速处理芯片进行控制、调度。
8.根据权利要求7所述的接口桥接电路，其特征在于，所述控制端口包括I2C控制端口和PWM控制端口。
9.根据权利要求1所述的接口桥接电路，其特征在于，所述AI加速处理芯片包括ASIC处理芯片。
10.根据权利要求1所述的接口桥接电路，其特征在于，所述AI加速处理芯片包括张量处理单元TPU。
11.一种基于高速串行通信的接口桥接方法，其特征在于，所述方法包括：
通过PCIE接口模块接收主机CPU发送的数据，并将所述数据转换为并行数据；
将所述并行数据中的待运算数据通过AXI总线模块发送给芯片链路模块进行存取；
将存取的待运算数据转换为串行数据；
将转换后的所述串行数据通过Serdes接口模块发送给AI加速处理芯片进行处理。
12.根据权利要求11所述的接口桥接方法，其特征在于，还包括：
将所述并行数据中的控制命令通过AXI总线模块发送给控制模块。
13.根据权利要求12所述的接口桥接方法，其特征在于，所述将所述并行数据中的控制命令通过AXI总线模块发送给控制模块包括：
将所述并行数据中的控制命令通过AXI总线模块发送给AXI转APB桥接模块进行逻辑转换；
将转换后的控制命令发送给相应的控制端口。
14.根据权利要求13所述的接口桥接方法，其特征在于，所述控制端口包括I2C控制端口和PWM控制端口，用于对AI加速处理芯片进行控制、调度。
15.根据权利要求11所述的接口桥接方法，其特征在于，所述AI加速处理芯片包括ASIC处理芯片。
16.根据权利要求11所述的接口桥接方法，其特征在于，所述AI加速处理芯片包括张量处理单元TPU。
17.一种基于高速串行通信的接口桥接方法，其特征在于，所述方法包括：
通过Serdes接口模块接收AI加速处理芯片发送的运算结果数据；
将所述运算结果数据转换为并行数据；
将所述并行数据发送给芯片链路模块进行存取；
将存取的所述运算结果数据通过AXI总线模块发送给PCIE接口模块，经由PCIE接口模块发送给主机CPU。
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