CN108306635B - 通信接口 - Google Patents

Abstract

本发明涉及通信接口。提供了用于在两个设备之间通信的接口，其包括用于接收输入信号的接口输入端以及耦合至接口输入端的比较器电路。比较器电路适于基于输入信号向第一存储设备提供时钟信号和数据信号，第一存储设备具有用于接收数据信号的第一输入端和用于接收时钟信号的第二输入端。

Description

通信接口

公开领域

本公开涉及用于在两个设备之间进行通信的接口。特别地，本申请涉及单线接口。

背景

接口被用于获取进出电路的信号，并允许电路与不同设备上的或同一设备中的其他电路进行通信。在诸如通常在模拟应用中使用的低引脚数设备上，通常需要最小化输入端/输出端的数量。

目前有很多串行线解决方案。还存在用于串行接口的多种标准，包括RS-232、RS-422、RS-485、I2C、SPI、Microwire和1-Wire。然而，现有的解决方案是非同步的或需要多个引脚，例如，以获得接口外部的时钟信号。

本公开的目的是解决上述限制中的一个或多个。

本公开概述

根据本公开的第一方面，提供了一种用于在两个设备之间进行通信的接口，该接口包括：接口输入端，其用于接收输入信号；比较器电路，其耦合至接口输入端，比较器电路适于基于输入信号提供时钟信号和数据信号；以及第一存储设备，其包括输出端以及用于接收数据信号的第一输入端和用于接收时钟信号的第二输入端。

所提出的方法是同步的，并且仅需要用于信号传输的单条线或单个引脚。

可选地，比较器电路包括高比较器和低比较器。

可选地，高比较器可以包括耦合至接口输入端的第一高比较器输入端和耦合至第一参考的第二高比较器输入端；并且第二比较器可以包括耦合至接口输入端的第一低比较器输入端和耦合至第二参考的第二低比较器输入端；并且第一参考大于第二参考。

可选地，比较器电路包括耦合至高比较器和低比较器中的至少一个的延迟。

可选地，比较器电路包括适于检测与输入信号相关联的符号的检测器电路。

可选地，接口包括第二存储设备。例如，第二存储设备可耦合至检测器电路。可选地，第二存储设备可耦合至比较器电路。

可选地，检测器电路包括用于提供第一数据信号的第一锁存器和用于提供第二数据信号的第二锁存器；其中，第一存储设备耦合至第一锁存器的输出端，并且第二存储设备耦合至第二锁存器的输出端。

可选地，符号包括逻辑状态和指令状态中的至少一个。

可选地，比较器电路包括N个比较器，其中，每个比较器与第N个参考相关联，其中，N是大于2的整数。

根据本公开的第二方面，提供了一种在两个设备之间传输输入信号的方法，包括：将输入信号与第一参考进行比较，并且基于与第一参考的比较来提供数据信号；将输入信号与第二参考进行比较，并且基于与第二参考的比较来提供时钟信号；以及基于数据信号和时钟信号提供输出信号。

这种方法允许传输各种符号。例如，与相对复杂波形相关联的符号。

可选地，输入信号可以是模拟信号，并且输出信号可以是数字信号。

可选地，输入信号在由第一参考和第二参考定义的多个状态之间演变。

可选地，第一参考大于第二参考。

可选地，该方法包括检测输入信号是否处于识别与信号相关联的符号的多个状态中的至少一个状态。

可选地，该方法包括确定输入信号保持在给定状态的时间长度。

可选地，其中，符号包括逻辑状态和指令状态中的至少一个。

附图说明

在下面以示例方式并参考附图来更详细地描述本发明，在附图中：

图1是根据现有技术的接口电路的图；

图2是示出图1的接口电路的工作的时序图(现有技术)；

图3是根据本公开的接口电路的图；

图4是根据本公开的接口电路的另一图；

图5是示出图4的接口电路的工作的时序图；

图6是根据本公开的接口电路的另一图；

图7是示出图6的接口电路的工作的时序图；

图8是根据本公开的接口电路的另一图；

图9是示出图8的接口电路的工作的时序图；

图10是示出图8的接口电路的工作的另一时序图；

图11是根据本公开的接口电路的另一图；

图12是示出图11的接口电路的工作的时序图；

图13是示出图11的接口电路的工作的另一时序图；

图14是三态系统的状态图；

图15a是开始符号的波形；

图15b是停止符号的波形；

图16是用于检测和传输图15a和图15b所示的符号的接口电路；

图17a是开始符号的另一波形；

图17b是停止符号的另一波形；

图18是用于检测和传输图17a和图17b所示的符号的接口电路；

图19a和图19b是另一个三态系统的状态图；

图20a和图20b是又另一个三态系统的状态图；

图21是示出一系列输入波形的时序图。

图22a和图22b是四态系统的状态图；

图23是四态系统的另一图；

图24a和图24b是四态系统的另外的图；

图25是另一接口电路；

图26是又另一个接口电路。

详细描述

图1示出了根据现有技术的接口100的图。接口包括被连接到边沿触发的触发器130的两个输入端。被称为数据端子的第一输入端110被连接到边沿触发的触发器130的数据输入端。被称为时钟端子的第二输入端120被连接到边沿触发的触发器130的时钟输入端。

虽然存在更复杂的低引脚数接口，但是这些接口中没有一个是同步的，其中时序由接口的所有者或主机控制。因此，现有的解决方案只能与接口外部的时钟信号同步。此外，现有接口只能传输与输入波形相关联的有限数量的符号。

图2示出了在数据端子110处提供的数据信号210的波形和在图1的时钟端子120处提供的时钟信号220的波形。触发器在时钟信号的上升边沿捕获数据。

可以通过在时钟端子和触发器的时钟输入端之间提供反相器来获得图1的接口电路的替代电路。在这种情况下，触发器在时钟信号的下降边沿而不是上升边沿捕获数据。

图3示出了根据本公开的接口电路300的图。接口在第一端子310(例如，也称为接口输入端的输入端子)和第二端子350(例如，也称为接口输出端的输出端子)之间延伸。接口包括存储设备330和比较器电路340。比较器电路340具有耦合至接口输入端的输入端和分别用于提供时钟信号和数据信号的两个输出端。存储设备具有用于接收数据信号的第一输入端、用于接收时钟信号的第二输入端和用于提供诸如数据或指令的信息的一个输出端。接口300具有单个输入端子，并且被称为单线接口。

图4示出了图3的接口的示例性实施例。在该示例中，存储设备430由也称为D触发器的数据触发器提供。D触发器具有数据输入端、时钟输入端、输出端和用于接收复位信号的可选复位输入端。比较器电路440由也称为高比较器的第一比较器405和也称为低比较器的第二比较器410形成。

高比较器405具有例如耦合至接口输入端310的非反相输入端的第一输入端和例如耦合至用于提供第一阈值的第一参考的反相输入端的第二输入端。比较器的输出端经由缓冲器415耦合至触发器430的数据输入端。缓冲器415减慢高比较器405的输出信号。

低比较器410具有例如耦合至接口输入端310的非反相输入端的第一输入端和例如耦合至用于提供第二阈值的第二参考的反相输入端的第二输入端。低比较器410的输出端经由反相器420耦合至触发器430的时钟输入端。反相器420的输出端也被称为时钟输出，因为它提供时钟信号。

第一和第二参考可以由备用电源提供。第一参考大于第二参考。例如，第一参考可以是第一电压阈值，而第二参考可以是第二电压阈值，其中第一电压阈值大于第二电压阈值。例如，第一参考电压可以是1.1V，而第二参考电压可以是0.5V。

因此，高比较器被关联至高参考值，而低比较器被关联至低参考值。这产生三个可识别的状态：也称为低状态的第一状态、也称为中状态的第二状态以及也称为高状态的第三状态。低状态可以对应于小于低比较器的第二参考的区域，例如低状态可以对应于小于0.5V的区域。中状态可以对应于低比较器的第二参考和高比较器的第一参考之间的区域，例如中状态可以对应于0.5V和1.1V之间的区域。高状态可以对应于大于高比较器的第一参考的区域，例如高状态可以对应于大于1.1V的区域。

可以增加比较器的数量，以便检测更大数量的状态。例如，接口可以包括N个比较器，以检测N+1个状态。N是整数，例如，N可以大于2。

比较电路440的包括高比较器405和缓冲器415的部分形成也称为数据路径的第一路径。比较电路440的包括低比较器410和反相器420的部分形成也称为时钟路径的第二路径。第一路径和第二路径可以具有不同的信号传播速度，以便促进触发器处的合适的时序条件。例如，第一路径可以比第二路径慢。

图5示出了说明图4的接口电路的工作的时序图。图5示出了被应用于图4的接口输入端的逻辑“0”和逻辑“1”的输入信号波形。

在时间t1之前，输入信号处于被称为零点的第一值。在时间t1处，输入信号从低状态切换到中状态。这导致触发器接收到无用的负时钟边沿。同时触发器的数据输入端保持在“0”。

在时间t2处，输入信号从中状态转换到低状态。这在触发器的时钟输入端产生正边沿，使得“0”被存储在触发器中。

在时间t3处，输入信号从低状态转换到高状态。这导致“1”被放置在触发器的数据输入端。

在时间t4处，输入信号从高状态转换到低状态。由于时钟路径比数据路径快，所以时钟边沿在数据切换到“0”之前首先到达触发器，导致“1”被存储在触发器中。

D触发器在时钟信号的下降边沿更改输出。然而，该接口可以被设计成具有不同的零点。另外，触发器可以会在时钟信号的上升边沿更改输出。

输入波形从称为零点的某个位置开始。在图5中，零点小于第二参考。然而，可以选择零点，使得其位于所使用信号的最小系统活动的区域中。这有助于确保信号上的传输不是正常模拟操作的一部分。换句话说，设备能够区分正常操作状态、正常模式和数据传输操作状态、传输模式。例如，正常操作状态可以是0V。通过将零点设置为大于第一参考的值，设备能够区分正常模式和传输模式。

此外，可以选择第一比较器和第二比较器中的自然较慢的比较器来承载数据。

图6示出了接口电路的另一示例实施例。在这种情况下高比较器被直接耦合至触发器的数据输入端，并且低比较器经由缓冲器耦合至触发器的时钟输入端。数据路径比时钟路径快。

图7示出了说明图6的接口电路的工作的时序图。可以看出，零点是空低(nulllow)。触发器在时钟信号的上升边沿更改输出。

图8示出了接口电路的另一示例实施例。在这种情况下，高比较器经由反相器和延迟810耦合至触发器的时钟输入端。低比较器经由缓冲器耦合至触发器的数据输入端。数据路径比时钟路径快。延迟810可以被设置为提供负延迟，例如通过设置负边沿设置延迟参数t_nsud。额外的延迟810确保时钟在数据之后到达。

图9示出了说明图8的接口电路的工作的时序图。在这种情况下，零点大于第一参考，也称为空高(null high)。触发器在时钟信号的下降边沿更改输出。

图10示出了说明图8的接口电路的工作的另一时序图。图10示出了输入波形1010、数据波形1020和时钟波形1030。

负边沿设置延迟参数t_nsud被设置，使得高比较器路径足够长以使下降边沿时钟能够捕获即将到来的数据值。

图11示出了接口电路的另一示例实施例。在这种情况下，高比较器经由缓冲器耦合至触发器的时钟输入端。低比较器经由延迟耦合至触发器的数据输入端。如图13所示，没有这种延迟，数据路径将比时钟路径慢。因此，数据不会被保持足够长到被时钟捕获。添加额外延迟t_phdd可确保数据被捕获。该延迟可以被设置为提供正延迟，例如通过设置正边沿保持延迟参数t_phdd。

图12示出了说明图11的接口电路的工作的时序图。可以看出，零点是空高。触发器在时钟信号的上升边沿更改输出。

图13示出了说明图11的接口电路的工作的另一时序图。图13示出了输入波形1310、数据波形1320和时钟波形1330。

正边沿保持延迟参数t_phdd被设置，使得低比较器路径足够长到使上升边沿时钟能够捕获先前的数据值。

在又另一实现中，零点可以被设置在第一参考和第二参考之间。捕获的逻辑电平是任意的，并可以通过反相器轻易改变。

可以根据状态的数量和波形保持在给定状态中的时间长度来获得不同的数据或符号。可以使用不同的波形来表示诸如逻辑零、逻辑1的数据和诸如指令(例如，开始位或停止位)的其它信息。

图14示出了三态系统的状态图。状态之间的转换可以携带诸如位的符号。

符号可以由幅度参数和时间参数来定义。

幅度参数可以对应于信号在某个时间点处于的状态，例如，低、中或高。时间参数可以是信号保持在相同状态中的长度时间。

在这个示例中，低状态是至关重要的。它是一个零状态，也称为顶点状态。为了向单个三电平信号提供数据，装置必须从零状态转换出去。为了产生新数据，装置必须返回到该零状态或顶点状态。在此配置中，通过从低状态转到中状态并然后立即返回到低状态来产生逻辑零。通过从低状态立即转到高状态并然后立即返回到低状态来产生逻辑一。

“开始”符号可以通过以下步骤来创建：在过渡状态下徘徊(即持续一定的时间)，并然后仅仅移动到高状态，最终转换回到零状态或顶点状态，在这种情况下为低状态。

类似地，“停止”符号可以通过以下步骤来创建：在过渡状态下徘徊，并然后仅仅移动到高状态，最终转换回到零状态或顶点状态，在这种情况下为低状态。

图15a示出了开始符号的波形。信号从低区域转换到中间区域，在中间区域停留一定的时间段，然后转换到高区域，并最后转回到低区域。

图15b示出了停止符号的波形。信号从低区域转换到高区域，然后回到中间区域，在中间区域停留最小的时间段，然后转换到低区域。

可由电路产生与特定符号相关联的波形。也称为符号发生器电路的这种电路可以位于接口外部或被集成到接口。例如，可以使用耦合到上拉电阻器的三稳态缓冲器来产生开始波形和停止波形。

图16示出了用于检测和传输图15a和图15b所示的开始符号和停止符号的接口电路。在这种情况下，接口包括两个存储设备，例如第一D触发器1650和第二D触发器1660。比较器电路1640由耦合至检测器电路的高比较器和低比较器形成。检测器电路包括第一锁存器、第一与门和第一延迟、第二锁存器、第二与门和第二延迟。在这个示例中，锁存器是SR锁存器。

第一与门具有经由第一延迟耦合至时钟路径的第一输入端和经由缓冲器耦合至时钟路径的第二输入端。与门的输出端耦合至第一锁存器的设置输入端S。第一锁存器的复位端耦合至数据路径。第二与门具有经由第二延迟耦合至时钟路径的第一输入端和经由缓冲器耦合至时钟路径的第二输入端。第二与门的输出端耦合至第二锁存器的设置输入端S。第二锁存器的复位输入端R耦合至数据路径。

第一锁存器的输出端耦合至第一触发器的数据输入端。第二锁存器的输出端耦合至第二触发器的数据输入端。

图17a和图17b分别示出了开始符号和停止符号的波形的另一示例。在这种情况下，零点大于第一参考(空高)。

参考图17a，信号从高区域转换到中间区域，在中间区域停留一定的时间段，然后转换到低区域，并最后转回到高区域。参考图17b，信号从高区域转换到低区域，然后转换到中间区域，在中间区域停留一定的时间段，然后转换到高区域。

图18示出了用于检测和传输图17a和图17b所示的符号的接口电路。例如，这些可以是开始位和停止位或任何其他数据。在这种情况下，接口包括两个存储设备，例如第一D触发器1850和第二D触发器1860。比较器电路1840由耦合至检测器电路的高比较器和低比较器形成。检测器电路包括第一锁存器1842和第二锁存器1843。在这个示例中，锁存器是SR锁存器。

第二锁存器1843具有经由反相器耦合至第二锁存器1843的数据路径的复位输入端；以及耦合至时钟路径的设置输入端。第二锁存器的输出端耦合至第二触发器1860的数据输入端。

与门1846具有耦合至数据路径的非反相输入端和耦合至时钟路径的反相输入端。逻辑门1846的反相输出端被直接耦合至与门1844的第一输入端，并经由延迟1852耦合至与门1844的第二输入端。1844的输出端耦合至锁存器1842的复位端R。

逻辑门1846的非反相输出端被直接耦合至与门1847的第一输入端，并经由延迟1854耦合至与门1847的第二输入端。1847的输出端耦合至锁存器1842的设置输入端S。

延迟1852和1854不必相同。可以适当地选择延迟，使得由随后的与门1844和1847产生的设置和复位信号不重叠，因为重叠将为触发器1842创造非法条件。

另一个与门1845具有耦合至第一锁存器的输出端的非反相输入端和耦合至第二锁存器1843的输出端的反相输入端。与门1845的输出端耦合至D触发器1850的数据输入端。

图19a和图19b示出了三态系统的状态图的另外的示例。在这种情况下，零点或顶点是当前状态。图19a示出了有效转换离开的情况，而图19b示出了有效转换到达的情况。

这种方法提高了数据速率，因为离开任何状态的行为创建了转换。转换的极性，即“1”和“0”，是任意的，只要它们对于有效转换是唯一分配的。

图20a示出了三态系统的状态图的另一示例。在这种情况下，转换由任意符号表示。

图20b示出了波形在其中一个状态下徘徊一定的时间段的情况，这又创建额外的符号。例如，如果信号从中状态开始并转换到低状态，即“F”转换，后续的序列可以包含“F”+“C”和“F”+“E”。但是，它还可以包括额外的情况，其中波形在低状态下徘徊一些额外的时间；这将被形式化为符号“F”+“H”+“C”和“F”+“H”+“E”。

图21(a)、(b)、(c)和(d)分别示出了对应于转换“F”+“C”的输入波形2110、对应于转换“F”+“E”的波形2120、对应于转换“F”+“H”+“C”的波形2130和对应于转换“F”+“H”+“E”的波形2140。

与波形2110相比，波形2130在低状态下具有较长的脉冲宽度。结果，与波形2110相关联的符号和与波形2130相关联的符号不同。

类似地，与波形2120相比，波形2140在低状态下具有较长的脉冲宽度。结果，与波形2120相关联的符号和与波形2140相关联的符号不同。

这里覆盖的方法可以扩展到任意的状态数量。状态的总数等于接口的比较器电路中的比较器数量加一。

图22a和图22b示出了四态系统的状态图的示例。图22a示出了每个转换携带已被任意分配的位0或1的示例。图22b示出了具有标记为A到J的唯一和任意转换的示例。每个状态具有三个转换机会。向邻近状态转换是可能的。此外，还可以停留在相同的状态。

图23示出了具有唯一和任意状态定义的四态系统的状态图的另一示例。每个状态有三个转换机会。在这种情况下，转换可以从任何状态到任何其他状态，但是不可能停留在相同的状态下。

图24a和图24b示出了四态ADC系统的状态图的示例。在这个示例中，信号中嵌入了+0、+1或-1的操作。例如，第一操作可以是递增操作+1，并且第二操作可以是递减操作-1。

图24b示出了低状态与递减操作相关联并且高状态与递增操作相关联的示例。以这种方式，可以将ADC的偏移量改变任何任意量，例如改变最低有效位LSB。

图25示出了另一接口的示例。图25的接口可被用于传输信号和/或滤除不想要的信号。在这种情况下，接口包括两个存储设备，例如第一D触发器2550和第二D触发器2560。比较器电路2540包括数据路径和时钟路径，数据路径由耦合至缓冲器2515的高比较器2505形成，时钟路径由耦合至反相器2520的低比较器2510形成。

第一触发器2550具有耦合至缓冲器2515的输出端的数据输入端和耦合至反相器2520的输出端的时钟输入端。第二触发器2560具有耦合至参考的数据输入端、经由反相器2525耦合至缓冲器2515的输出端的时钟输入端和耦合至低比较器2510的输出端的复位输入端。第一和第二触发器2550和2560耦合至具有第一和第二输入端的与门2570。第一触发器2550的输出端耦合至与门的第一输入端，且第二触发器2560的输出端耦合至与门2570的第二输入端。

当输入波形从零转换为逻辑0时，低比较器2510的输出信号对第二D触发器2560进行复位。如果输入波形返回到零状态，则与门2570发送逻辑0。当输入波形从零转换为逻辑1时，低比较器2510的输出信号对第二D触发器2560进行复位。然后，高比较器2505切换，并且逻辑1被锁存到第二D触发器2560中。在低比较器的下降边沿上，逻辑1被锁存到第一D触发器2550中。由于第一D触发器2550被设置为1，逻辑1被允许通过与门2570传播。

在替代实施例中，可以从高比较器2505导出时钟信号clk_1。在这种情况下，可以交换高比较器和低比较器以产生适当的电路。

图26示出了用于检测延迟的接口的示例。例如，在高状态下的延迟可能比在低状态下的延迟更大。

在这种情况下，接口包括两个存储设备，例如第一D触发器2650和第二D触发器2660。比较器电路2640由耦合至检测器电路的低比较器2605和高比较器2610形成。检测器电路包括第一锁存器2670、第二锁存器2680、与门2685和延迟2690。在该示例中，第一和第二锁存器是SR锁存器。

与门2685具有耦合至高比较器2610的输出端的第一输入端和经由延迟2690耦合至高比较器2610的输出端的第二输入端。与门2685的输出端耦合至第一锁存器2670的设置输入端S。第一锁存器的复位端R经由反相器2615耦合至低比较器2605的输出端。

第二锁存器的复位输入端R耦合至反相器2615的输出端，而第二锁存器的设置输入端S耦合至高比较器2610的输出端。第一锁存器2670的输出端耦合至第一触发器2650的数据输入端。第二锁存器2680的输出端耦合至第二触发器2660的数据输入端。

Claims (13)

1.一种用于在两个设备之间进行通信的接口，所述接口包括

接口输入端，所述接口输入端用于接收输入信号；

数据路径；

时钟路径；

高比较器，所述高比较器被配置为比较所述输入信号和第一参考电压以产生数据信号；

低比较器，所述低比较器被配置为比较所述输入信号和第二参考电压以产生时钟信号，其中，所述第一参考电压大于所述第二参考电压，并且其中，所述高比较器被配置为使用所述数据信号来驱动所述数据路径，所述低比较器被配置为使用所述时钟信号来驱动所述时钟路径；以及

第一寄存器，所述第一寄存器被配置为响应于由来自所述时钟路径的所述时钟信号计时来存储来自所述数据路径的所述数据信号。

2.根据权利要求1所述的接口，其中，所述数据路径和所述时钟路径中的一个还包括延迟电路。

3.根据权利要求1所述的接口，其中，所述高比较器和所述低比较器耦合至适于检测与所述输入信号相关联的符号的检测器电路。

4.根据权利要求3所述的接口，还包括耦合至所述检测器电路的第二寄存器。

5.根据权利要求4所述的接口，其中，所述检测器电路还包括第一锁存器和第二锁存器。

6.根据权利要求3所述的接口，其中，所述符号包括逻辑状态和指令状态中的至少一个。

7.一种在两个设备之间传输输入信号的方法，包括：

在高比较器中将所述输入信号与第一参考进行比较，以基于与所述第一参考的比较来提供数据信号；

在低比较器中将所述输入信号与第二参考进行比较，以基于与所述第二参考的比较来提供时钟信号，其中，所述第一参考大于所述第二参考；以及

响应于所述时钟信号，将所述数据信号存储在寄存器中。

8.根据权利要求7所述的方法，包括基于所述数据信号和所述时钟信号提供输出信号，其中，所述输入信号是模拟信号，并且其中，所述输出信号是数字信号。

9.根据权利要求7所述的方法，其中，所述输入信号在由所述第一参考和所述第二参考定义的多个状态之间演变。

10.根据权利要求7所述的方法，包括检测所述输入信号是否处于识别与所述输入信号相关联的符号的多个状态中的至少一个状态。

11.根据权利要求7所述的方法，包括确定所述输入信号保持在给定状态的时间长度。

12.根据权利要求10所述的方法，其中，所述符号包括逻辑状态和指令状态中的至少一个。

13.一种用于在两个设备之间进行通信的接口，所述接口包括

接口输入端，所述接口输入端用于接收输入信号；

数据路径；

时钟路径；

高比较器，所述高比较器被配置为比较所述输入信号和第一参考电压以产生时钟信号；

低比较器，所述低比较器被配置为比较所述输入信号和第二参考电压以产生数据信号，其中，所述第一参考电压大于所述第二参考电压，并且其中，所述高比较器被配置为使用所述时钟信号来驱动所述时钟路径，以及所述低比较器被配置为使用所述数据信号来驱动所述数据路径；以及

第一寄存器，所述第一寄存器被配置为响应于由来自所述时钟路径的所述时钟信号计时来存储来自所述数据路径的所述数据信号。