CN101751115A - 一种解决dsp与低速输出设备数据传输匹配的方法 - Google Patents

Abstract

本发明公开了一种解决DSP与低速输出设备数据传输匹配的方法。其涉及高速DSP(数字信号处理器)芯片扩展低速输出设备的电路系统设计。该电路系统包括：DSP、地址译码、逻辑电路、数据锁存、隔离与电平转换、低速输出设备。该发明方案不需要CPLD等类似器件，免去了针对CPLD芯片的程序开发，简单逻辑芯片译码和数据锁存芯片的配合，替代了CPLD芯片的功能，通过对数据锁存芯片的巧妙应用，能够适时捕捉到数据总线上需要传输的数据的稳定信号，供给低速输出设备系统可靠读取。

Description

一种解决DSP与低速输出设备数据传输匹配的方法

技术领域：

本发明专利涉及DSP芯片系统的低速输出设备的扩展，当信号经过DSP系统处理，并要求传输到低速输出设备时，需要进行DSP芯片与低速输出设备之间的接口系统的设计。尤其是一种解决DSP与低速输出设备数据传输匹配的方法。

背景技术：

当今DSP技术在各个领域被广泛采用，很多系统不仅要求DSP能完成数字滤波、频谱计算等特定算法的功能，还要求能够把最终的处理结果输出、显示出来，供人们实时存储、了解和监视。

DSP芯片系统有别于一般的MCU(Micro Controller Unit)，它是专为信号处理而设计的一种高速微处理器系统，时钟频率通常比较高。低速输出设备系统通常已做成模块化的结构形式，它由内部的MCU芯片来统一管理系统中的各个单元，并且一般都有缓存，能够保证缓存中的数据不断输出到设备终端上。低速输出设备中MCU系统时钟频率与DSP的时钟频率相比要低很多，因此如何匹配两个系统之间相差悬殊的数据通信速率，成为解决DSP系统扩展低速输出设备系统的关键问题。

目前常用的解决方案是以CPLD(Complex Programmable Logic Device)芯片为核心来构建接口和时序匹配电路。这种方案虽然接口芯片数量少，比较适合复杂系统的集成开发，但是对于简单的DSP扩展低速输出设备的系统显得并不实用，尤其是对于DSP系统开发的初学者来说，对此往往望而却步，无从下手。因为虽然接口系统的设计集中在CPLD编程上，但大多数从事电子设计时间不长的人未必都熟悉CPLD开发环境和编程方法，这样无形中增加了这类DSP系统开发的门槛，不利于DSP系统的普及和开发。

所以，对于接口系统在设计方法上，需要一种比较直观的技术方案，不需要CPLD芯片，针对具体I/O地址分配，构造地址译码逻辑电路，与DSP的写信号配合，产生数据锁存触发信号，使得DSP系统数据总线上要显示的数据被锁存在锁存器端口上，供低速输出设备系统读取，并被实时输出到低速输出设备终端。

发明内容：

为了克服使用CPLD芯片带来的一些局限性，本发明的目的在于提供一种利用常规逻辑器件和锁存器，实现地址译码和数据锁存功能，并匹配控制信号和传输数据的时序关系，解决DSP系统与扩展的低速输出设备数据传输匹配的问题，达到两者之间协同工作的目的。

为实现上述目的，本发明专利采用了如下技术方案：

所述方法根据所扩展低速输出设备在DSP系统中所对应的I/O地址空间范围，确定低速输出设备的片选地址，利用常规逻辑芯片器件之间的配合，实现针对低速输出设备的地址译码。

进一步地，将地址译码片选信号与DSP的写信号相逻辑，得到对DSP数据总线上的数据具有锁存功能的锁存器的的触发信号，该信号采用上升沿触发。

进一步地，当DSP执行向低速输出设备的写指令时，要向低速输出设备传送的数据或指令将被锁存在数据锁存器的端口。

进一步地，所有针对低速输出设备的控制信号和要向低速输出设备传送的数据都必须经过隔离与电平转换系统才能达到低速输出设备，因为低速输出设备的供电系统一般与DSP是不同的，两者之间必须经过电平隔离、转换和总线驱动等处理才能在一起正常工作。

进一步地，通过对DSP GPIO端口的编程，实现DSP的GPIO端口对低速输出设备控制信号时序的控制，使得DSP数据总线上的信息正常传输到低速输出设备上。

进一步地，针对电平转换与驱动电路芯片的总线数据传输方向的控制，采用DSP的一根GPIO线来实时控制。

进一步地，将低速输出设备的读信号线、写信号线、控制命令与数据切换信号线均用不同的DSP的GPIO线来灵活控制。

根据上述所言，本发明方法可以用于完成当DSP芯片系统需要扩展低速输出终端时，针对两个系统之间接口系统的设计。由于DSP芯片系统的时钟频率相比于低速输出设备系统的时钟频率要高很多，因此需要设计合理的接口电路系统来完成对低速输出设备的扩展，并在低速输出设备终端正确得到DSP的输出信息。本系统依靠低功耗、快速逻辑电路，将DSP系统写出的数据可靠地锁存在数据锁存器端口，使得低速输出设备系统能够正确捕捉到DSP数据总线上快速变化的数据信号，并读入其系统内部缓存中，依次将要输出的数据传输到终端界面上。

本发明专利可适用于各种DSP芯片扩展低速输出设备的电路设计中，其特点在于不需要使用CPLD芯片来做控制信号的时序控制和数据锁存，以达到快速DSP系统和低速输出设备系统之间的协同工作，避免了对CPLD开发环境及其编程工具的学习掌握；利用上升沿触发锁存器来扑捉DSP数据总线上要显示的数据；使用电平转换与驱动芯片来隔离DSP系统与低速输出设备；针对低速输出设备的控制信号线均由DSP的不同GPIO端口线来对应，通过对DSP的GPIO端口的控制，实现对低速输出设备各个控制信号的操纵；针对隔离与电平转换模块的总线数据传输方向的控制，采用DSP的GPIO来实时控制。

另外，上述这种通过本发明所实现的电路设计方法给不熟悉CPLD芯片编程、但需要进行DSP芯片扩展低速输出设备电路设计的人员提供了方便，使得他们可以不依靠CPLD等器件，就可以实现DSP扩展低速输出设备的电路设计。该设计具有稳定、可靠、实用、成本低廉等优点。

附图说明：

以下结合附图和具体实施方式来进一步说明本发明。

图1是本发明专利具体实施例的结构框图。

具体实施方式：

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

本发明专利方法涉及的DSP芯片扩展低速输出设备接口系统位于DSP芯片系统与低速输出设备系统的中间，承担地址译码、数据传输、控制信号时序匹配等任务。

如图1所示，上述接口系统包括：DSP芯片系统相关电路、地址译码电路、逻辑电路、数据锁存电路、隔离与电平转换电路、低速输出设备系统相关电路。

本发明专利的具体工作原理如下：

首先根据所扩展低速输出设备在DSP系统中所对应的I/O地址空间范围，确定低速输出设备合适的片选地址，利用常规逻辑芯片器件之间的配合，实现针对低速输出设备的地址译码。该I/O地址译码由图中的地址译码逻辑电路部分来承担。接着将DSP写信号与地址译码逻辑电路的输出片选信号做逻辑运算，得到数据锁存触发信号，这里的相关逻辑运算由图中的逻辑电路模块来承担。这时候，通过软件指令向低速输出设备写数据，这一指令可以使要传输的数据在某个时刻稳定地出现在数据总线上，这时通过对数据锁存器触发的控制，可以将要传输的数据锁存在锁存器的端口上，这一部分电路由图中数据锁存模块来承担。所有针对低速输出设备系统的控制信号、总线上要显示的数据等都需要经过电平隔离与信号驱动电路的处理，这部分电路由图中的隔离与电平转换模块来承担。低速输出设备实时地将隔离与电平转换模块输出的数据读入其内部的缓存中，并依次传输至低速输出设备的终端显示单元。

实际使用中，当信息经DSP系统处理完毕，需要传输至低速输出设备的时候，一般通过写指令将控制命令或数据传送到低速输出设备地址端口上去，这时候通过地址译码获得片选信号，唯一选通低速输出设备，本系统由于涉及高速DSP芯片与低速输出设备协同工作的问题，因此需要数据锁存单元，在具体实施中，是将地址译码产生的片选信号先通过一个逻辑门电路，改变其选通时的电平状态，然后和这时的DSP写信号做逻辑运算，因为只有DSP的写信号产生上升沿跳变的时候，要写的数据才会稳定地出现在数据总线上，因此当DSP写信号与经过改变的地址译码片选信号相逻辑运算，产生高电平时，表明这时选通低速输出设备，同时要向低速输出设备输出的数据信号已经稳定在数据总线上，此时可以锁存数据信号，因此DSP写信号与经过改变的地址译码片选信号相逻辑运算而产生的信号可作为上升沿触发锁存器的触发信号。数据被锁存后，只有再产生上升沿触发，才会重新锁存总线上的数据，如果触发端一直保持高电平或低电平，都不会改变锁存器输出端口的电平状态，这种状态下，可以保证低速输出设备可靠地读取锁存器端口的数据。控制信号和数据信号到达低速输出设备之前，还要经过隔离与电平转换模块，将DSP I/O系统的电平体系转换为低速输出设备系统的信号电平体系，并增强数据总线的驱动能力。经过隔离与电平转换模块的处理，使得锁存器端口的数据可以被低速输出设备正常读取。DSP的GPIO端口可以正常控制低速输出设备的读写信号线、复位信号线以及命令/数据切换等控制信号线，通过软件编程控制DSP GPIO的状态来构造低速输出设备系统的工作时序，完成DSP向低速输出设备的数据传输和低速输出设备正常的工作任务。

综上所述，本发明专利满足了快速DSP芯片系统扩展低速输出设备时针对接口电路的设计要求，实际使用稳定可靠，系统响应迅速。电路结构简洁、直观，易于理解，具有开发周期短、简单实用等特点。尤其对广大DSP系统开发的初学者来说，具有易于学习、掌握和应用的特点，突破了以往DSP第三方技术公司通过CPLD对系统开发板人为设置的技术门槛，有利于广大DSP系统开发人员快速上手、实施系统开发。本发明专利充分考虑到了系统控制的灵活性，尽量采用GPIO的控制形式，通过软件设置来对隔离与电平转换模块、低速输出设备的各个控制信号进行控制。通过这种方法可以方便地模拟低速输出设备的工作时序，使得高速DSP芯片系统能够和它们协调地在一起工作。实际表明，依本发明专利所构造的系统完全达到与采用CPLD等芯片的接口系统一样的工作效果。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (7)

1.一种解决DSP与低速输出设备数据传输匹配的方法，其特征在于，所述方法根据所扩展低速输出设备在DSP系统中所对应的I/O地址空间范围，确定低速输出设备的片选地址，利用常规逻辑芯片器件之间的配合，实现针对低速输出设备的地址译码。

2.根据权利要求1的解决DSP与低速输出设备数据传输匹配的方法，其特征在于，将地址译码片选信号与DSP的写信号相逻辑，得到对DSP数据总线上的数据具有锁存功能的锁存器的的触发信号，该信号采用上升沿触发。

3.根据权利要求1的解决DSP与低速输出设备数据传输匹配的方法，其特征在于，当DSP执行向低速输出设备的写指令时，要向低速输出设备传送的数据或指令将被锁存在数据锁存器的端口。

4.根据权利要求1的解决DSP与低速输出设备数据传输匹配的方法，其特征在于，所有针对低速输出设备的控制信号和要向低速输出设备传送的数据都必须经过隔离与电平转换系统才能达到低速输出设备。

5.根据权利要求1的解决DSP与低速输出设备数据传输匹配的方法，其特征在于，通过对DSP GPIO端口的编程，实现DSP的GPIO端口对低速输出设备控制信号时序的控制，使得DSP数据总线上的信息正常传输到低速输出设备上。

6.根据权利要求1的解决DSP与低速输出设备数据传输匹配的方法，其特征在于，针对电平转换与驱动电路芯片的总线数据传输方向的控制，采用DSP的一根GPIO线来实时控制。

7.根据权利要求1的解决DSP与低速输出设备数据传输匹配的方法，其特征在于，将低速输出设备的读信号线、写信号线、控制命令与数据切换信号线均用不同的DSP的GPIO线来灵活控制。