CN108305899A - 具有凹槽结构的金属氧化半导体元件及其制造方法 - Google Patents
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Abstract
本发明提出一种具有凹槽结构的金属氧化半导体元件及其制造方法。具有凹槽结构的金属氧化半导体元件包含：半导体基板、栅极、源极与漏极以及二轻掺杂扩散区。第一凹槽结构及第二凹槽结构形成于半导体基板的上表面。于第一凹槽结构及第二凹槽结构中，填入导电材质以作为接触材料。第一凹槽结构及第二凹槽结构，由剖视图视之，其深度，自半导体基板的上表面开始沿着垂直方向而向下计算，深于二轻掺杂扩散区各自于垂直方向上的深度。源极与漏极分别于第一边界与第三边界外部的垂直方向上，具有垂直连接部，分别与二轻掺杂扩散区连接。
Description
技术领域
本发明涉及一种具有凹槽结构的金属氧化半导体元件及其制造方法，特别是指一种能够降低电场强度，以抑制热载子效应，从而减少基板电流(substarte current，用以示意因热载子效应而产生的电流)并同时能够维持临界电压及导通电阻值的具有凹槽结构的金属氧化半导体元件及其制造方法。
背景技术
请参考图1A-1E，其显示现有技术的N型金属氧化物半导体(metal oxidesemiconductor，MOS)元件制造流程的剖视图。如图1A-1E所示，于基板11中形成绝缘结构12al及12ar，以定义元件区100。于元件区100中，形成与P型阱12b、栅极13、轻掺杂扩散(lightly doped diffusion，LDD)区14、源极15a、与漏极15b。其中，P型阱12b可为基板11本身；栅极13包含介电层13a、堆栈层13b、与间隔层13c；而轻掺杂扩散区14、源极15a、与漏极15b由微影技术定义各区域，并分别以离子植入技术，将N型杂质，以加速离子的形式，植入定义的区域内。
这种现有技术的N型MOS元件有一缺点：由于源极15a与漏极15b的N型杂质浓度高于二轻掺杂扩散区14的N型杂质浓度，又，由于源极15a与漏极15b分别与二轻掺杂扩散区14在横向上连接，因此，从源极15a将会有些许N型杂质扩散至与此源极15a连接的轻掺杂扩散区14，当有电场施加时，造成热载子效应，并因热载子效应造成现有技术的N型MOS元件的临界电压(threshold voltage，Vt)降低。
有鉴于此，本发明提出一种能够降低电场强度，以抑制热载子效应，从而减少基板电流并同时能够维持临界电压及导通电阻值的具有凹槽结构的金属氧化半导体元件及其制造方法。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提出一种能够降低电场强度，以抑制热载子效应，从而减少基板电流并同时能够维持临界电压及导通电阻值的具有凹槽结构的金属氧化半导体元件及其制造方法。
为达上述目的，就其中一观点言，本发明提供了一种具有凹槽结构的金属氧化半导体(metal oxide semiconductor，MOS)元件，包含：一半导体基板，其于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，且该半导体基板于一垂直方向上，具有相对的一上表面与一下表面，其中，一第一凹槽结构及一第二凹槽结构形成于该上表面上，该第一凹槽结构及该第二凹槽结构沿着该纵向大致上彼此平行；一栅极，位于该半导体基板的该上表面上的该元件区中；一源极与一漏极，位于该栅极下方的外部两侧；以及与该源极及该漏极相同传导型态的二轻掺杂扩散(lightly doped diffusion，LDD)区，分别位于该栅极下方两侧；其中，于该第一凹槽结构及该第二凹槽结构中，填入导电材质以作为接触材料，且由剖视图视之，该第一凹槽结构及该第二凹槽结构位于该栅极下方的外部两侧，并分别介于该栅极与该绝缘结构之间；其中，该第一凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该第二凹槽结构于该横向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；其中，该第一边界及该第三边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于该二轻掺杂扩散区各自于该垂直方向上的深度；其中，由剖视图视之，该源极与该漏极分别于该第一边界与该第三边界外部的该垂直方向上，具有一垂直连接部，分别与该二轻掺杂扩散区连接。
为达上述目的，就另一观点言，本发明提供了一种具有凹槽结构的金属氧化半导体元件制造方法，包含：提供一半导体基板，并于该半导体基板中形成于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，其中，该半导体基板于一垂直方向上，具有相对的一上表面与一下表面；于该半导体基板的该上表面上的该元件区中形成一栅极；于该纵向上，蚀刻该上表面，以使一第一凹槽结构及一第二凹槽结构形成于该上表面上，该第一凹槽结构及该第二凹槽结构沿着该纵向大致上彼此平行；于该第一凹槽结构及该第二凹槽结构之中，各自填入导电材质以作为接触材料；于该栅极下方的外部两侧形成一源极与一漏极；以及于该栅极下方两侧，分别形成与该源极与该漏极相同传导型态的二轻掺杂扩散区；其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其位于该栅极下方的外部两侧，并分别介于该栅极与该绝缘结构之间；其中，该第一凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该第二凹槽结构于该横向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；其中，该第一边界及该第三边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于该二轻掺杂扩散区各自于该垂直方向上的深度；其中，由剖视图视之，该源极与该漏极分别于该第一边界与该第三边界外部的该垂直方向上，具有一垂直连接部，分别与该二轻掺杂扩散区连接。
在一种较佳的实施型态中，该二轻掺杂扩散区，于该横向上，分别不与该源极及该漏极连接。
在一种较佳的实施型态中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该绝缘结构于该垂直方向上的深度。
在一种较佳的实施型态中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于
在一种较佳的实施型态中，该绝缘结构包括一区域氧化(local oxidation ofsilicon，LOCOS)结构或一浅沟槽绝缘(shallow trench isolation，STI)结构。
为达上述目的，就又一观点言，本发明提供了一种具有凹槽结构的金属氧化半导体元件，包含：一半导体基板，其于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，且该半导体基板于一垂直方向上，具有相对的一上表面与一下表面，其中，一凹槽结构形成于该上表面上；一栅极，位于该半导体基板的该上表面上的该元件区中；一源极与一漏极，位于该栅极下方的外部两侧；以及与该源极及该漏极相同传导型态的二轻掺杂扩散区，分别位于该栅极下方两侧；其中，于该凹槽结构中，填入导电材质以作为接触材料，且由剖视图视之，该凹槽结构位于该栅极下方的外部的一侧，且该凹槽结构，由剖视图视之，其与该漏极位于同一侧，并介于该栅极与该绝缘结构之间；其中，该凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界；其中，该第一边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于与该漏极位于同一侧的其中之一的该轻掺杂扩散区于纵向上的深度；其中，由剖视图视之，该漏极于该第一边界外部的该垂直方向上，具有一垂直连接部，与和该漏极位于同一侧的其中之一的该轻掺杂扩散区连接。
为达上述目的，就再一观点言，本发明提供了一种具有凹槽结构的金属氧化半导体元件制造方法，包含：提供一半导体基板，并于该半导体基板中形成于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，其中，该半导体基板于一垂直方向上，具有相对的一上表面与一下表面；于该半导体基板的该上表面上的该元件区中形成一栅极；于该纵向上，蚀刻该上表面，以使一凹槽结构形成于该上表面上；于该凹槽结构之中，填入导电材质以作为接触材料；于该栅极下方的外部两侧形成一源极与一漏极；以及于该栅极下方两侧，分别形成与该源极与该漏极相同传导型态的二轻掺杂扩散区；其中，该凹槽结构，由剖视图视之，其位于该栅极下方的外部的一侧且该凹槽结构，由剖视图视之，其与该漏极位于同一侧，并介于该栅极与该绝缘结构之间；其中，该凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界；其中，该第一边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于与该漏极位于同一侧的其中之一的该轻掺杂扩散区于纵向上的深度；其中，由剖视图视之，该漏极于该第一边界外部的该垂直方向上，具有一垂直连接部，与和该漏极位于同一侧的其中之一的该轻掺杂扩散区连接。
在一种较佳的实施型态中，与该漏极位于同一侧的其中的一的该轻掺杂扩散区，于该横向上，不与该漏极连接；且，其中，与该源极位于同一侧的其中的另一的该轻掺杂扩散区，于该横向上，与该源极连接。
在一种较佳的实施型态中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该绝缘结构于该垂直方向上的深度。
在一种较佳的实施型态中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于
以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A-1E显示现有技术的N型金属氧化物半导体元件制造流程的剖视图；
图2A-2G显示本发明的第一个实施例；
图3A-3G显示本发明的另一个实施例；
图4示出，对应于图1E，现有技术的N型金属氧化物半导体元件10的杂质掺杂浓度分布图；
图5示出，对应于图2G，本发明的具有凹槽结构的金属氧化物半导体元件20的杂质掺杂浓度分布图；
图6示出，对应于图3G，本发明的具有凹槽结构的金属氧化物半导体元件30的杂质掺杂浓度分布图；
图7示出本发明相较于现有技术能够降低基板电流的示意图；
图8示出本发明的导通电阻值的示意图。
图中符号说明
10 现有金属氧化半导体元件
20、30 金属氧化半导体元件
100 元件区
11 半导体基板
11a 上表面
11b 下表面
12al、12ar 绝缘结构
12b P型阱
13 栅极
13a 介电层
13b 堆栈层
13c 间隔层
14、141、14r 轻掺杂扩散区
15a、25a 源极
15b、25b、35b 漏极
14a、15c 加速离子
25c、35c 加速离子
251、252、352 垂直连接部
27a、27b、37b 导电材质
29a、29b、39b 凹槽结构
29af、29al 边界
29bf、29bl 边界
39bf、39bl 边界
Da、Db 深度
d 深度
H 深度
P 区域
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的一较佳实施例的详细说明中，将可清楚的呈现。本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
为了达成能够降低电场强度，以抑制热载子效应，从而减少基板电流的功效，本发明提供两种具有凹槽结构的金属氧化半导体元件及其制造方法。
一方面，本发明提供一种金属氧化半导体元件20，其具有二个凹槽结构。在此实施例中，此二个凹槽结构分别与金属氧化半导体元件的源极与漏极位于同一侧(相对于栅极的同一侧，请参考图2A-2G)。
另一方面，本发明提供另一种金属氧化半导体元件30，其仅具有单一个凹槽结构。在此实施例中，此单一个凹槽结构与金属氧化半导体元件的漏极位于同一侧(相对于栅极的同一侧，请参考图3A-3G)。
请参考图2A-2G，其显示本发明的第一个实施例。本实施例以N型金属氧化半导体(metal oxide semiconductor，MOS)元件为例说明。如图2A所示，于一半导体基板11中，在一纵向上形成大致上彼此平行的二个绝缘结构12al及12ar，以此定义一元件区100，并形成P型阱12b。如图2A所示，半导体基板11于一垂直方向上，具有相对的一上表面11a与一下表面11b。在一实施例中，绝缘结构12al及12ar例如但不限于可为图示的浅沟槽绝缘(shallowtrench isolation，STI)结构。在另一实施例中，绝缘结构12al及12ar亦可为其他形式的隔离结构，例如但不限于可为一区域氧化(local oxidation of silicon，LOCOS)结构。
接着，如图2B所示，于半导体基板11的上表面11a上的元件区100中形成一介电层13a与一堆栈层13b，并以微影技术与蚀刻技术定义其大小与形状。
本发明与现有技术最主要的不同点乃是在于：为了达成能够降低电场强度，以抑制热载子效应，从而减少基板电流的功效，如图2C所示，本实施例于纵向上，必须蚀刻上表面11a，以使一凹槽结构29a及一凹槽结构29b形成于半导体基板11的上表面11a上。特别的是，本实施例的凹槽结构29a及凹槽结构29b沿着纵向大致上彼此平行。然而，图1A-1E所示的现有技术并没有此一蚀刻的步骤，因此，图1A-1E所示的现有技术的上表面11a并不具有任何的凹槽结构。需说明的是，所谓的纵向，指本领域技术人员所谓元件的宽度方向，由图2A-2G所示的剖视图而言，指的是垂直于纸面的方向。
蚀刻上表面11a的方式例如但不限于可为：在半导体基板11的上表面11a上方沉积并定义遮蔽层(图未示)后进行蚀刻。该遮蔽层的作用避免将来要形成凹槽结构29a及凹槽结构29b以外的其他部分受到蚀刻。在一实施例中，蚀刻的方式例如可为氢氟酸蒸气蚀刻(HF vapor etch)。在另一实施例中，亦可将整体半导体基板11浸入酸槽内以缓冲氧化物蚀刻(BOE，buffered oxide etch)方式进行湿式蚀刻。遮蔽层例如可以是光阻，也可以是其他单层或复合材料层，例如可利用金属层、硅化物层、或非晶硅层作为遮蔽层。
在一实施例中，蚀刻半导体基板11例如但不限于可使用等向性蚀刻，以XeF2气体为之。在另一实施例中，亦可进行非等向性微影蚀刻，蚀刻的方式例如可为ICP(Inductively Coupled Plasma，感应电浆)蚀刻。
接下来，请参阅图2D，利用绝缘结构12al及12ar与堆栈层13b为屏蔽，将N型杂质掺杂至半导体基板11中，以形成分别位于堆栈层13b两侧的二个N型轻掺杂扩散(lightlydoped diffusion，LDD)区14。其中，可利用例如但不限于离子植入技术，将N型杂质，以加速离子的形式，如图2D中虚线箭号14a所示意，植入半导体基板11中，以形成轻掺杂扩散区14。
值得注意的是，如图2D所示，本实施例的凹槽结构29a及凹槽结构29b，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，分别具有深度Da及Db。本实施例的二个轻掺杂扩散区14，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，皆都具有深度d。值得注意的是，本实施例的凹槽结构29a的深度Da及凹槽结构29b的深度Db皆都深于二个轻掺杂扩散区14各自于垂直方向上的深度d。意即，在本实施例中，深度Da＞深度d，且，深度Db＞深度d。
再接着请参阅图2E，于介电层13a与堆栈层13b外侧，利用例如但不限于薄膜沉积技术，并以自我对准蚀刻技术，形成一间隔层13C，进而形成栅极13。
此外，值得注意的是，本发明与现有技术尚具有下述的差异：如图2E所示，本实施例的凹槽结构29a及凹槽结构29b，由剖视图视之，其位于栅极13的介电层13a的下方的外部两侧，并分别介于栅极13与绝缘结构12al及12ar之间。也就是说，本实施例的凹槽结构29a，由剖视图视之，其位于栅极13的介电层13a的下方的外部的一侧，并且此凹槽结构29a介于栅极13与绝缘结构12al之间。而本实施例的凹槽结构29b，由剖视图视之，其位于栅极13的介电层13a的下方的外部的另一侧，并且此凹槽结构29b介于栅极13与绝缘结构12ar之间。
如图2E所示，凹槽结构29a于横向上具有靠近栅极13的边界29al及远离栅极13的边界29af。在本实施例中，凹槽结构29a的边界29al，于横向上，不进入栅极13的介电层13a的正下方的区域P。凹槽结构29a的边界29af，于横向上，不进入绝缘结构12al的正下方的区域。此外，凹槽结构29b于横向上具有靠近栅极13的边界29bf及远离栅极13的边界29bl。类似地，在本实施例中，凹槽结构29b的边界29bf，于横向上，不进入栅极13的介电层13a的正下方的区域P。凹槽结构29b的边界29bl，于横向上，不进入绝缘结构12ar的正下方的区域。
如图2E所示，本实施例的凹槽结构29a及凹槽结构29b，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，分别具有深度Da及Db。本实施例的绝缘结构12al及12ar，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，皆都具有深度H。值得注意的是，本实施例的凹槽结构29a的深度Da及凹槽结构29b的深度Db皆都不深于绝缘结构12al及12ar各自于垂直方向上的深度H。意即，在一实施例中，深度Da≤深度H，且，深度Db≤深度H。在另一实施例中，本实施例的凹槽结构29a的深度Da及凹槽结构29b的深度Db皆都不深于(注：埃，即亦即表长度单位，为10的负10次方公尺)。意即，在另一实施例中，深度 且，深度
再接下来请参阅图2F，利用绝缘结构12al及12ar与栅极13为屏蔽，或由微影技术定义范围，将N型杂质掺杂至半导体基板11中，以形成位于半导体基板11的上表面11a下的元件区100中栅极13下方的外部的源极25a与漏极25b。其中，在本实施例中，源极25a与漏极25b的N型杂质浓度高于二个漏极轻掺杂结构14的N型杂质浓度。其中，本实施例可利用例如但不限于离子植入技术，将N型杂质，以加速离子的形式，如本图中虚线箭号25c所示意，植入半导体基板11中，以形成源极25a与漏极25b。
值得注意的是，本发明与现有技术尚具有下述的差异：如图2F所示，由剖视图视之，本实施例的源极25a于凹槽结构29a的边界29al外部的垂直方向上，具有一垂直连接部251(如图2F中的粗椭圆虚线所示)，与跟源极25a位于同一侧的轻掺杂扩散区14连接。此外，由剖视图视之，本实施例的漏极25b于凹槽结构29b的边界29bf外部的垂直方向上，具有一垂直连接部252，与跟漏极25b位于同一侧的轻掺杂扩散区14连接。
特别的是，如图2F所示，由剖视图视之，跟源极25a位于同一侧的轻掺杂扩散区14，于横向上，不与源极25a连接。此外，由剖视图视之，跟漏极25b位于同一侧的轻掺杂扩散区14，于横向上，不与漏极25b连接。
接着，请参阅图2G，于凹槽结构29a的中填入导电材质27a以作为接触材料，且，于凹槽结构29b的中填入导电材质27a以作为接触材料。
图2G显示本实施例完成的剖视示意图，图2G所示为本实施例的具有凹槽结构的金属氧化半导体元件20。
在本实施例中，由于源极25a与漏极25b分别与二轻掺杂扩散区14于横向上皆不连接，因此，从源极25a扩散至与此源极25a连接的轻掺杂扩散区14的N型杂质将会大幅降低或从漏极25b扩散至与此漏极25b连接的轻掺杂扩散区14的N型杂质将会大幅降低，当有电场施加时，最终抑制热载子效应，而降低从漏极到基板因热载子效应产生的电流，因而使得本实施例的具有凹槽结构的金属氧化半导体元件20的临界电压(threshold voltage，Vt)被维持住。
请参考图2G并对照图4及图5。图4示出，对应于图1E，现有技术的N型金属氧化物半导体元件10的杂质掺杂浓度分布图。图5示出，对应于图2G，本发明的具有凹槽结构的金属氧化物半导体元件20的杂质掺杂浓度分布图。如图4所示，在现有技术的N型金属氧化物半导体元件10，从源极25a扩散至与此源极25a连接的轻掺杂扩散区14的N型杂质或从漏极25b扩散至与此漏极25b连接的轻掺杂扩散区14的N型杂质都较多(如图4的空心实线箭号所指处)。
然而，值得注意的是，本实施例与现有技术不同。本实施例的具有凹槽结构的金属氧化半导体元件20，从源极25a扩散至与此源极25a连接的轻掺杂扩散区14的N型杂质将会大幅降低或从漏极25b扩散至与此漏极25b连接的轻掺杂扩散区14的N型杂质将会大幅降低(如图5的空心虚线箭号所指处)。
以上图2A-2G虽以N型元件为例来加以说明，但相同概念当然也可适用于P型元件，只要相应改变掺杂区即可。
在上述实施例中所述的金属氧化半导体元件20，其具有二个凹槽结构。此二个凹槽结构29a及29b分别与金属氧化半导体元件20的源极25a与漏极25b位于同一侧。
此外，本发明尚可提供另一种金属氧化半导体元件30，其仅具有单一个凹槽结构，而非二个凹槽结构。特别的是，在此实施例中，此单一个凹槽结构与金属氧化半导体元件的漏极位于同一侧。
请参考图3A-3G，其显示本发明的另一个实施例。类似地，本实施例亦以N型金属氧化半导体(metal oxide semiconductor，MOS)元件为例说明。
本实施例的工艺步骤或结构大致上与上述实施例的工艺步骤或结构相似，惟差异在于：上述实施例的金属氧化半导体元件20具有二个凹槽结构29a及29b，而本施例的金属氧化半导体元件30仅具有单一个凹槽结构39b。因此，本实施例与上述实施例的工艺步骤相似的部分就不再赘述，仅叙述本实施例特有的部分。
请参考图3C，本发明与现有技术最主要的不同点乃是在于：为了达成能够降低电场强度，以抑制热载子效应，从而减少基板电流的功效，如图3C所示，本实施例于纵向上，必须蚀刻上表面11a，以使一凹槽结构39b形成于半导体基板11的上表面11a上。然而，图1A-1E所示的现有技术并没有此一蚀刻的步骤，因此，图1A-1E所示的现有技术的上表面11a并不具有任何的凹槽结构。
接着，请参考图3D。值得注意的是，如图3D所示，本实施例的凹槽结构39b，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，分别具有深度Db。本实施例的其中一个轻掺杂扩散区14r(即与漏极35b位于同一侧的轻掺杂扩散区14r，如图3F所示)，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，具有深度d。值得注意的是，本实施例的凹槽结构39b的深度Db深于轻掺杂扩散区14r于垂直方向上的深度d。意即，在本实施例中，深度Db＞深度d。
此外，值得注意的是，本发明与现有技术尚具有下述的差异：如图3E所示，本实施例的凹槽结构39b，由剖视图视之，其位于栅极13的介电层13a的下方的外部的一侧。也就是说，本实施例的凹槽结构39b，由剖视图视之，其与漏极35b位于同一侧(如图3F所示))并介于栅极13与绝缘结构12ar之间。
如图3E所示，凹槽结构39b于横向上具有靠近栅极13的边界39bf及远离栅极13的边界39bl。在本实施例中，凹槽结构39b的边界39bf，于横向上，不进入栅极13的介电层13a的正下方的区域P。凹槽结构39b的边界39bl，于横向上，不进入绝缘结构12ar的正下方的区域。
如图3E所示，本实施例的凹槽结构39b，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，具有深度Db。本实施例的绝缘结构12ar，由剖视图视之，其自半导体基板11的上表面11a开始沿着垂直方向而向下计算，具有深度H。值得注意的是，本实施例的凹槽结构39b的深度Db不深于绝缘结构12ar于垂直方向上的深度H。意即，在一实施例中，深度Db≤深度H。在另一实施例中，本实施例的凹槽结构39b的深度Db不深于意即，在另一实施例中，深度
值得注意的是，本发明与现有技术尚具有下述的差异：如图3F所示，由剖视图视之，本实施例的漏极35b于凹槽结构39b的边界39bf外部的垂直方向上，具有一垂直连接部352，与跟漏极35b位于同一侧的轻掺杂扩散区14r连接。
特别的是，如图3F所示，由剖视图视之，跟源极15a位于同一侧的轻掺杂扩散区141，于横向上，与源极15a连接。此外，由剖视图视之，跟漏极35b位于同一侧的轻掺杂扩散区14r，于横向上，不与漏极25b连接。
接着，请参阅图3G，于凹槽结构39b之中填入导电材质37a以作为接触材料。
图3G显示本实施例完成的剖视示意图，图3G所示为本实施例的具有凹槽结构的金属氧化半导体元件30。
在本实施例中，由于漏极35b与跟漏极35b位于同一侧的轻掺杂扩散区14r于横向上不连接，因此，从漏极35b扩散至与此漏极35b连接的轻掺杂扩散区14r的N型杂质将会大幅降低，当有电场施加时，最终抑制热载子效应，而降低从漏极到的基板电流，因而使得本实施例的具有凹槽结构的金属氧化半导体元件30的临界电压(threshold voltage，Vt)被维持住。
请参考图2G并对照第4及6图。图6示出，对应于图3G，本发明的具有凹槽结构的金属氧化物半导体元件30的杂质掺杂浓度分布图。如图4所示，在现有技术的N型金属氧化物半导体元件10，从源极25a扩散至与此源极25a连接的轻掺杂扩散区14的N型杂质或从漏极25b扩散至与此漏极25b连接的轻掺杂扩散区14的N型杂质都较多(如图4的空心实线箭号所指处)。
然而，值得注意的是，本实施例与现有技术不同。本实施例的具有凹槽结构的金属氧化半导体元件30，从漏极35b扩散至与此漏极35b连接的轻掺杂扩散区14r的N型杂质将会大幅降低(如图6的空心虚线箭号所指处)。
以上图3A-3G虽以N型元件为例来加以说明，但相同概念当然也可适用于P型元件，只要相应改变掺杂区即可。
请参考图7，其示出本发明相较于现有技术能够降低基板电流的示意图。本发明提供两种具有凹槽结构的金属氧化半导体元件及其制造方法。一方面，本发明提供一种金属氧化半导体元件20，其具有二个凹槽结构。另一方面，本发明提供另一种金属氧化半导体元件30，其仅具有单一个凹槽结构。根据图7所示，本发明的金属氧化半导体元件20及30，相较于现有技术，皆能够降低电场强度，以抑制热载子效应，从而减少基板电流。根据图7所示，在一实施例中，本发明的金属氧化半导体元件20及30，相较于现有技术，能够减少基板电流例如但不限于20％。需说明的是，在图7与图8中，现有技术并无凹槽结构，因此，现有技术的凹槽结构深度在图7与图8中皆为0，不同的数据点仅用以比对根据本发明而有不同凹槽深度时的参考，并非指现有技术具有不同的凹槽结构深度。
此外，请参考图8，其示出本发明的导通电阻值的示意图。根据图8所示，本发明的金属氧化半导体元件20及30在减少基板电流的同时仍然能够维持其导通电阻值。根据图7所示，本发明的金属氧化半导体元件20及30的导通电阻值，相较于现有技术，其导通电阻值皆与现有技术的导通电阻值相似(comparable)。意即，本发明的金属氧化半导体元件20及30在减少基板电流的同时，并不会对其导通电阻值造成显著的影响。
以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术。凡此种种，皆可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，亦可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，权利要求任一项也不应以此为限。
Claims (17)
1.一种具有凹槽结构的金属氧化半导体MOS元件，其特征在于，包含：
一半导体基板，其于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，且该半导体基板于一垂直方向上，具有相对的一上表面与一下表面，其中，一第一凹槽结构及一第二凹槽结构形成于该上表面上，该第一凹槽结构及该第二凹槽结构沿着该纵向大致上彼此平行；
一栅极，位于该半导体基板的该上表面上的该元件区中；
一源极与一漏极，位于该栅极下方的外部两侧；以及
与该源极及该漏极相同传导型态的二轻掺杂扩散LDD区，分别位于该栅极下方两侧；
其中，于该第一凹槽结构及该第二凹槽结构中，填入导电材质以作为接触材料，且由剖视图视之，该第一凹槽结构及该第二凹槽结构位于该栅极下方的外部两侧，并分别介于该栅极与该绝缘结构之间；
其中，该第一凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该第二凹槽结构于该横向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；
其中，该第一边界及该第三边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；
其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于该二轻掺杂扩散区各自于该垂直方向上的深度；
其中，由剖视图视之，该源极与该漏极分别于该第一边界与该第三边界外部的该垂直方向上，具有一垂直连接部，分别与该二轻掺杂扩散区连接。
2.如权利要求1所述的具有凹槽结构的金属氧化半导体元件，其中，该二轻掺杂扩散LDD区，于该横向上，分别不与该源极及该漏极连接。
3.如权利要求1所述的具有凹槽结构的金属氧化半导体元件，其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该绝缘结构于该垂直方向上的深度。
4.如权利要求1所述的具有凹槽结构的金属氧化半导体元件，其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于5000埃。
5.如权利要求1所述的具有凹槽结构的金属氧化半导体元件，其中，该绝缘结构包括一区域氧化LOCOS结构或一浅沟槽绝缘STI结构。
6.一种具有凹槽结构的金属氧化半导体元件，其特征在于，包含：
一半导体基板，其于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，且该半导体基板于一垂直方向上，具有相对的一上表面与一下表面，其中，一凹槽结构形成于该上表面上；
一栅极，位于该半导体基板的该上表面上的该元件区中；
一源极与一漏极，位于该栅极下方的外部两侧；以及
与该源极及该漏极相同传导型态的二轻掺杂扩散区，分别位于该栅极下方两侧；
其中，于该凹槽结构中，填入导电材质以作为接触材料，且由剖视图视之，该凹槽结构位于该栅极下方的外部的一侧，且该凹槽结构，由剖视图视之，其与该漏极位于同一侧，并介于该栅极与该绝缘结构之间；
其中，该凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界；
其中，该第一边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；
其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于与该漏极位于同一侧的其中之一的该轻掺杂扩散区于纵向上的深度；
其中，由剖视图视之，该漏极于该第一边界外部的该垂直方向上，具有一垂直连接部，与和该漏极位于同一侧的其中的一的该轻掺杂扩散区连接。
7.如权利要求6所述的具有凹槽结构的金属氧化半导体元件，其中，与该漏极位于同一侧的其中之一的该轻掺杂扩散区，于该横向上，不与该漏极连接；且，其中，与该源极位于同一侧的其中的另一的该轻掺杂扩散LDD区，于该横向上，与该源极连接。
8.如权利要求6所述的具有凹槽结构的金属氧化半导体元件，其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该绝缘结构于该垂直方向上的深度。
9.如权利要求6所述的具有凹槽结构的金属氧化半导体元件，其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于5000埃。
10.一种具有凹槽结构的金属氧化半导体元件制造方法，其特征在于，包含：
提供一半导体基板，并于该半导体基板中形成于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，其中，该半导体基板于一垂直方向上，具有相对的一上表面与一下表面；
于该半导体基板的该上表面上的该元件区中形成一栅极；
于该纵向上，蚀刻该上表面，以使一第一凹槽结构及一第二凹槽结构形成于该上表面上，该第一凹槽结构及该第二凹槽结构沿着该纵向大致上彼此平行；
于该第一凹槽结构及该第二凹槽结构之中，各自填入导电材质以作为接触材料；
于该栅极下方的外部两侧形成一源极与一漏极；以及
于该栅极下方两侧，分别形成与该源极与该漏极相同传导型态的二轻掺杂扩散LDD区；
其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其位于该栅极下方的外部两侧，并分别介于该栅极与该绝缘结构之间；
其中，该第一凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该第二凹槽结构于该横向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；
其中，该第一边界及该第三边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；
其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于该二轻掺杂扩散LDD区各自于该垂直方向上的深度；
其中，由剖视图视之，该源极与该漏极分别于该第一边界与该第三边界外部的该垂直方向上，具有一垂直连接部，分别与该二轻掺杂扩散区连接。
11.如权利要求10所述的具有凹槽结构的金属氧化半导体元件制造方法，其中，该二轻掺杂扩散LDD区，于该横向上，分别不与该源极及该漏极连接。
12.如权利要求10所述的具有凹槽结构的金属氧化半导体元件制造方法，其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该绝缘结构于该垂直方向上的深度。
13.如权利要求10所述的具有凹槽结构的金属氧化半导体元件制造方法，其中，该第一凹槽结构及该第二凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于5000埃。
14.一种具有凹槽结构的金属氧化半导体元件制造方法，其特征在于，包含：
提供一半导体基板，并于该半导体基板中形成于一纵向上具有大致上彼此平行的多个绝缘结构以定义一元件区，其中，该半导体基板于一垂直方向上，具有相对的一上表面与一下表面；
于该半导体基板的该上表面上的该元件区中形成一栅极；
于该纵向上，蚀刻该上表面，以使一凹槽结构形成于该上表面上；
于该凹槽结构之中，填入导电材质以作为接触材料；
于该栅极下方的外部两侧形成一源极与一漏极；以及
于该栅极下方两侧，分别形成与该源极与该漏极相同传导型态的二轻掺杂扩散LDD区；
其中，该凹槽结构，由剖视图视之，其位于该栅极下方的外部的一侧且该凹槽结构，由剖视图视之，其与该漏极位于同一侧，并介于该栅极与该绝缘结构之间；
其中，该凹槽结构于该横向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界；
其中，该第一边界，于该横向上，不进入该栅极所具有的一介电层的正下方的区域；
其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，深于与该漏极位于同一侧的其中之一的该轻掺杂扩散LDD区于纵向上的深度；
其中，由剖视图视之，该漏极于该第一边界外部的该垂直方向上，具有一垂直连接部，与和该漏极位于同一侧的其中之一的该轻掺杂扩散区连接。
15.如权利要求14所述的具有凹槽结构的金属氧化半导体元件制造方法，其中，与该漏极位于同一侧的其中之一的该轻掺杂扩散LDD区，于该横向上，不与该漏极连接；且，其中，与该源极位于同一侧的其中之另一的该轻掺杂扩散LDD区，于该横向上，与该源极连接。
16.如权利要求14所述的具有凹槽结构的金属氧化半导体元件制造方法，其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于该绝缘结构于该垂直方向上的深度。
17.如权利要求14所述的具有凹槽结构的金属氧化半导体元件制造方法，其中，该凹槽结构，由剖视图视之，其深度，自该半导体基板的该上表面开始沿着该垂直方向而向下计算，不深于5000埃。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050164462A1 (en) * | 2003-12-31 | 2005-07-28 | Dongbuanam Semiconductor Inc. | Semiconductor device and fabricating method thereof |
| US20070298573A1 (en) * | 2006-06-22 | 2007-12-27 | Chien-Ting Lin | Semiconductor device and method for manufacturing the same |
| CN103811498A (zh) * | 2014-02-25 | 2014-05-21 | 北京芯盈速腾电子科技有限责任公司 | 一种低电场源极抹除非挥发性内存单元及其制造方法 |
| CN106328707A (zh) * | 2015-07-06 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其制作方法 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050164462A1 (en) * | 2003-12-31 | 2005-07-28 | Dongbuanam Semiconductor Inc. | Semiconductor device and fabricating method thereof |
| US20070298573A1 (en) * | 2006-06-22 | 2007-12-27 | Chien-Ting Lin | Semiconductor device and method for manufacturing the same |
| CN103811498A (zh) * | 2014-02-25 | 2014-05-21 | 北京芯盈速腾电子科技有限责任公司 | 一种低电场源极抹除非挥发性内存单元及其制造方法 |
| CN106328707A (zh) * | 2015-07-06 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其制作方法 |
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