CN108269777B - 衬底、半导体封装结构和制造工艺 - Google Patents

衬底、半导体封装结构和制造工艺 Download PDF

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Abstract

一种衬底包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层内嵌于所述第一介电结构中，且并不从所述第一介电结构的第一表面突出。所述第二介电结构安置于所述第一介电结构的所述第一表面上。所述第二电路层内嵌于所述第二介电结构中，且电连接到所述第一电路层。所述第二电路层的第一表面大体上与所述第二介电结构的第一表面共面，且所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。

Description

衬底、半导体封装结构和制造工艺
技术领域
本发明涉及衬底，半导体封装结构和制造工艺的技术领域，且更具体地说，涉及嵌入型迹线衬底，包含上述者的半导体封装结构和用于制造上述者的制造工艺。
背景技术
随着电子行业的快速发展和半导体处理技术的进展，半导体芯片与更多的电子组件集成以实现更好的电气性能。因此，半导体芯片具备更多的输入/输出(I/O)连接件。为制造包含具有增加数目I/O连接件的半导体芯片的半导体封装，可相对应地增大半导体芯片和半导体封装的大小。因此，制造成本可能相应地增加。或者，为使包含具有增加数目I/O连接件的半导体芯片的半导体封装的大小最小化，应相应地增加用于携载半导体芯片的半导体衬底的接合垫密度。
发明内容
在一些实施例中，衬底包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层内嵌于所述第一介电结构中，且并不从所述第一介电结构的第一表面突出。所述第二介电结构安置于所述第一介电结构的所述第一表面上。所述第二电路层内嵌于所述第二介电结构中，且电连接到所述第一电路层。所述第二电路层的第一表面大体上与所述第二介电结构的第一表面共面，且所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。
在一些实施例中，半导体封装结构包含衬底、半导体裸片和封装体。所述衬底包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层内嵌于所述第一介电结构中，且并不从所述第一介电结构的第一表面突出。所述第二介电结构安置于所述第一介电层的所述第一表面上。所述第二电路层内嵌于所述第二介电层中，且电连接到所述第一电路层。所述第二电路层的第一表面大体上与所述第二介电结构的第一表面共面，且所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。所述半导体裸片电连接到所述第二电路层。所述封装体覆盖所述半导体裸片和所述衬底的表面。
在一些实施例中，制造方法包含：(a)提供布线结构，其中所述布线结构包括第一介电结构和第一电路层；(b)将第二介电结构安置于所述布线结构上；(c)形成多个开口于所述第二介电结构的第一表面上；(d)将导电材料安置于所述第二介电结构的所述第一表面和所述开口上；且(e)电解蚀刻位于所述第二介电结构的所述第一表面上的所述导电材料，以形成内嵌于所述第二介电结构中的第二电路层。
附图说明
图1说明根据本发明的一些实施例的衬底的截面视图。
图2说明根据本发明的一些实施例的展示于图1中的不包含导电桩的衬底的部分的顶视图；
图3说明根据本发明的一些实施例的展示于图1中的包含导电桩的衬底的部分的顶视图。
图4说明根据本发明的一些实施例的衬底的截面视图。
图5说明根据本发明的一些实施例的衬底的截面视图。
图6说明根据本发明的一些实施例的半导体封装结构的截面视图。
图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18和图19说明根据本发明的一些实施例的用于制造衬底的制造工艺。
图20和图21说明根据本发明的一些实施例的用于制造衬底的制造工艺。
图22、图23、图24、图25、图26、图27和图28说明根据本发明的一些实施例的用于制造衬底的制造工艺。
具体实施方式
用以携载半导体芯片的半导体衬底可为嵌入型迹线衬底(embedded tracesubstrate,ETS)，所述嵌入型迹线衬底包含两个介电层和其间的三个电路层。两个介电层中的每一个由固化的玻璃纤维增强树脂(cured glass fiber reinforced resin)(例如，预浸材料(prepreg))所形成。三个电路层的中间电路层(例如，第一电路层)利用半添加法(semi-additive process,SAP)或经修改的半添加法(modified semi-additive process,MSAP)所形成。然而，可能无法有效地减小第二电路层的线宽/线距(line width/linespace,L/S)。
在半添加法(SAP)或经修改的半添加法(MSAP)中，中间电路层(或第一电路层)的侧壁可能被蚀刻，从而产生中间电路层(或第一电路层)的不精确的宽度。为解决此问题，在干膜(dry film)中的开口的形成期间可使用蚀刻补偿(etching compensation)。然而，蚀刻补偿可能仍无法完全解决不精确的宽度。此外，中间电路层(或第一电路层)的迹线的狭窄的宽度可能导致迹线容易剥落，从而降低半导体衬底的良品率。
通过清除电镀于顶部介电层的顶部表面上的金属材料以使得顶部电路层(例如，第二电路层)内嵌于顶部介电层中且从顶部介电层的顶部表面露出而形成三个电路层的顶部电路层(例如，第二电路层)。清除方法可包含湿式蚀刻和研磨。湿式蚀刻工艺可通过蚀刻剂执行，且研磨工艺可通过研磨垫和研磨浆执行。为了确保清除镀覆于顶部介电层的顶部表面上的所有金属材料，顶部电路层(例如，第二电路层)的金属材料的顶部部分也应清除。然而，如果顶部电路层(例如，第二电路层)的厚度较小(例如，5微米(μm))且清除过量的顶部电路层(例如，第二电路层)的金属材料，那么顶部电路层(例如，第二电路层)的厚度可能过薄，因此，电信号的传输可能受到影响。此外，一些顶部电路层(例如，第二电路层)可能被完全清除，从而导致断路。此外，研磨工艺可能导致顶部电路层(例如，第二电路层)的厚度不均匀。
为解决上述问题，本发明提供改进的半导体衬底和改进的用于制造半导体衬底的技术。在本发明的一或多个实施例中，使用至少一个光可成像介电(photoimageabledielectric,PID)材料替换用于顶部介电层(例如，第二介电结构)的预浸材料。此外，第二介电结构的图案(例如，开口)通过曝光形成，从而产生更精确的宽度(例如，不使用蚀刻补偿)和更灵活的图案设计。因此，图案中的第二电路层包含精细线(fine lines)，且可供用于精细I/O间距(I/O pitch)和更多I/O连接件(I/O connections)，尤其当L/S小于约7μm/约7μm时。在本发明的一或多个实施例中，第二电路层可通过电解蚀刻(electrolyticetching)形成，因此，可能不存在待清除的过量第二电路层，且第一电路层的第一表面的表面粗糙度值不同于第二电路层的第一表面的表面粗糙度值。
图1说明根据本发明的一些实施例的衬底1的截面视图。衬底1可为半导体衬底或封装衬底，且包含第一介电结构12、第一电路层14、第二介电结构16、第二电路层18、多个导电桩(conductive pillars)20、第三电路层22、多个导电通孔(conductive vias)24、第一保护层26和第二保护层28。
第一介电结构12可为介电层，所述介电层可为或可包含(例如)单晶硅、多晶硅、非晶硅，其它合适的材料或其组合。第一介电结构12可为或可包含(例如)由预浸复合纤维(pre-impregnated composite fibers)制成的薄片。举例来说，第一介电结构12可包含固化的纤维增强树脂(cured fiber reinforced resin)。第一介电结构12的厚度可为(例如)约40μm。第一介电结构12包含第一表面121和与第一表面121相对的第二表面122。应注意，第一介电结构12可包含固化的光可成像介电材料(例如，包含光引发剂(photoinitiators)的环氧树脂(epoxy)或聚酰亚胺(polyimide,PI))，或由固化光可成像介电材料而形成。
第一电路层14内嵌于第一介电结构12中，且包含第一表面141、与第一表面141相对的第二表面142、和在第一表面141与第二表面142之间延伸的侧表面143。第一电路层14的材料可为导电第一金属(例如，铜)，且所述第一电路层14的材料的厚度可大于约10μm(例如，约15μm)。第一电路层14的部分(例如，第一表面141)从第一介电结构12的第一表面121露出。举例来说，第一介电结构12并不覆盖第一电路层14的第一表面141。第一电路层14并不从第一介电结构12的第一表面121突出。在一些实施例中，第一电路层14从第一介电结构12的第一表面121凹陷，且可在第一电路层14的第一表面141与第一介电结构12的第一表面121之间形成距离，以使得凹部15形成于第一电路层14的第一表面141的上方和第一介电结构12的第一表面121的下方。然而，在一些实施例中，第一电路层14的第一表面141可与第一介电结构12的第一表面121共面。此外，第一电路层14的第一表面141的表面粗糙度值(例如，就均方根表面粗糙度(root mean square surface roughness)来说)可大于约0.4μm，第一电路层14的侧表面143的表面粗糙度值可在约0.25μm到约0.5μm的范围内，且第一电路层14的L/S可大于约7μm/约7μm。
第二介电结构16安置于第一介电结构12的第一表面121上。第二介电结构16可包含固化的光可成像介电材料(例如，包含光引发剂的环氧树脂或聚酰亚胺)或由固化光可成像介电材料而形成，且第二介电结构的厚度可大于约15μm。第二介电结构16包含第一表面161和与第一表面161相对的第二表面162。在一些实施例中，第二介电结构16可为双层结构，所述双层结构包含安置于第一介电结构12上的第一介电层163和安置于第一介电层163上的第二介电层164。在一些实施例中，第一介电层163的材料可与第二介电层164的材料相同，但第一介电层163与第二介电层164可在不同时间形成。因此，第一介电层163与第二介电层164之间可存在界面(例如，第一介电层163的第一表面1631)。在一些实施例中，第一介电层163的材料可不同于第二介电层164的材料。如图1中所示，第二介电结构16的部分(例如，第一介电层163)延伸到第一电路层14的第一表面141的上方的凹部15中。
第二电路层18内嵌于第二介电结构16中，且包含第一表面181、与第一表面181相对的第二表面182、和在第一表面181与第二表面182之间延伸的侧表面183。第二电路层18的材料可包含导电第二金属17(例如，铜)，且第二电路层18的材料厚度可(例如)小于约5μm。在一些实施例中，第二电路层18的厚度大体上等于第二介电结构16的第二介电层164的厚度。举例来说，第二电路层18延伸穿过第二介电结构16的第二介电层164。因此，第二电路层18的第一表面181从第二介电结构16的第一表面161(例如，第二介电层164的顶部表面)露出。举例来说，第二介电结构16可不覆盖第二电路层18的第一表面181，且第二电路层18的第一表面181可大体上与第二介电结构16的第一表面161(例如，第二介电层164的顶部表面)共面。第二电路层18通过导电桩20电连接到第一电路层14。
此外，第二电路层18的第一表面181的表面粗糙度值可在(例如)约0.2μm到约0.4μm的范围内，第二电路层18的侧表面183的表面粗糙度值可小于或等于约0.1μm，且第二电路层18的L/S可小于约7μm/约7μm(例如，在约2μm/约2μm到约5μm/约5μm范围内)。第一电路层14的第一表面141和侧表面143的表面粗糙度值可分别不同于第二电路层18的第一表面181和侧表面183的表面粗糙度值，这是因为第一电路层14和第二电路层18可通过不同工艺形成。举例来说，第一电路层14的侧表面143可通过棕色氧化物处理(brown oxidetreatment)而处理以促进第一介电结构12的层压工艺，第一电路层14的第一表面141可通过湿式蚀刻形成，且第二电路层18的第一表面181可通过电解蚀刻形成。因此，第一电路层14的第一表面141的表面粗糙度值可大于第二电路层18的第一表面181的表面粗糙度值，且第一电路层14的侧表面143的表面粗糙度值可大于第二电路层18的侧表面183的表面粗糙度值。在一些实施例中，具有精细间距(例如，第二电路层18的L/S小于约7μm/约7μm)的第二电路层18内嵌于第二介电结构16中，且因此，第二电路层18可不易从第二介电结构16剥落。在一些实施例中，具有精细间距(例如，电路层的L/S小于约7μm/约7μm)的电路层可竖立在介电结构上(例如，电路层可安置于介电结构的表面上)，且因此，电路层可容易从介电结构剥落。
在一些实施例中，第二介电结构16界定第二图案，第二图案包含多个第一开口165和多个第二开口166。第一开口165和第二开口166延伸穿过第二介电结构16的第二介电层164。第二电路层18包含安置于第一开口165中的多个导电迹线184和安置于第二开口166中的多个导电柱(conductive posts)185。导电迹线184和导电柱185从第二介电结构16的第一表面161露出，且导电迹线184的厚度大于导电柱185的厚度。导电柱185中的每一个安置于导电桩20中的相应一个上。
第二电路层18包含第二金属17和第二晶种层19。第二晶种层19的部分插入于第二金属17与第二介电结构16的第二介电层164之间，且第二晶种层19的另一部分插入于第二金属17与第二介电结构16的第一介电层163之间。举例来说，第二晶种层19的部分安置于第二金属17的侧壁上。换句话说，例如，第二晶种层19的部分安置于第二介电结构16的第二图案的第一开口165和第二开口166的侧壁上。
导电桩20内嵌于第二介电结构16中，且导电桩20中的每一个将第一电路层14电连接到和/或物理连接到第二电路层18。在一些实施例中，导电桩20延伸穿过第二介电结构16的第一介电层163，且从第一介电层163的第一表面1631露出。因此，导电桩20中的每一个将第一电路层14电连接到和/或物理连接到第二电路层18的导电柱185中的相应一个。导电桩20可具有可(例如)在约25μm到约30μm范围内的大体上一致的宽度，所述导电桩20的宽度大于导电柱185的宽度。如图1中所示，第一电路层14可进一步包含多个突出部分145，突出部分145从第一电路层14的第一表面141突出且对应于导电桩20。中间层30任选地插入于突出部分145与导电桩20之间。中间层30的底部表面大体上与第一介电结构12的第一表面121共面。导电桩20、中间层30和突出部分145的宽度大体上彼此相等，以便形成桩结构(pillarstructure)。中间层30可为由铜箔的部分形成的晶种层。
在一些实施例中，第一介电层163在第一位置P1处具有第一厚度T1且在第二位置P2处具有第二厚度T2。第一位置P1比第二位置P2离导电桩20更近，且第一厚度T1大于第二厚度T2。举例来说，T1可大于约1.1倍T2(例如，约1.2倍或更大或者约1.3倍或更大)。因此，第一介电层163包含多个突出部分167，且突出部分167中的每一个包围导电桩20中的相应一个。突出部分167的厚度随到导电桩20的距离的增加而减小。
第三电路层22安置于第一介电结构12的第二表面122上，且包含第一表面221和与第一表面221相对的第二表面222。第三电路层22的材料可为导电第三金属23(例如，铜)且第三电路层22的厚度可为(例如)约15μm。第三电路层22通过导电通孔24电连接到第一电路层14。第三电路层22的部分用于外部连接。第三电路层22包含导电第三金属23和第三晶种层25。第三晶种层25的部分插入于第三金属23与第一介电结构12的第二表面122之间。
导电通孔24内嵌于第一介电结构12中。导电通孔24中的每一个包含连接第一电路层14的第一部分241和连接第三电路层22的第二部分242。导电通孔24的第一部分241的宽度小于导电通孔24的第二部分242的宽度。此外，导电通孔24的第一部分241的宽度和/或导电通孔24的第二部分242的宽度可大于导电桩20的宽度。在一或多个实施例中，导电通孔24和第三电路层22彼此形成整体(例如，彼此同时地形成)。举例来说，如图1中所示，导电通孔24包含第三金属23和第三晶种层25。
第一保护层26安置于第二介电结构16的第一表面161和第二电路层18的第一表面181上，且界定至少一个开口261以露出用于外部连接的第二电路层18的部分。举例来说，开口261可露出第二电路层18的导电迹线184和/或导电柱185。第一保护层26的材料可为防焊剂。第二保护层28安置于第一介电结构12的第二表面122上，且覆盖第三电路层22的一或多个部分。第二保护层28界定至少一个开口281，以露出用于外部连接的第三电路层22的一或多个部分。举例来说，至少一个开口281可露出第三电路层22的球垫223。第二保护层28的材料可为防焊剂。
在一些实施例中，第二介电结构16的材料不同于第一介电结构12的材料。第二电路层18的L/S可小于或等于第一电路层14的L/S，且第一电路层14的L/S可小于第三电路层22的L/S。举例来说，第二电路层18的L/S可小于约7μm/约7μm(例如，在约2μm/约2μm到约5μm/约5μm范围内)，且第三电路层22的L/S可大于约20μm/约20μm或约50μm/约50μm。因此，第二电路层18可用于电连接到半导体芯片，且可被称为“芯片侧”。第三电路层22可用于安装多个焊球以便连接到母板，且可被称为“球侧”。
在比较衬底中，精细线结构(例如，其中L/S在约10μm/约10μm到约20μm/约20μm的范围内)被设计成安置于“芯片侧”上的单层处。然而，I/O数量和迹线布设可能受限。在一些实施例中(例如，如图1中所示)，第一电路层14和第二电路层18为不同的层且可包含精细线结构(例如，在约10μm/约10μm到约20μm/约20μm范围内或小于约7μm/约7μm的L/S)，且因此，可增加I/O数量且可增强迹线布设的灵活性。
此外，第一电路层14和第三电路层22可通过SAP或MSAP形成(且第三电路层22可通过消去法(subtractive process)形成)，而第二图案(例如，第二介电结构16的第二图案的第一开口165和第二开口166)可通过曝光形成，从而产生更精确的宽度和更灵活的图案设计。此外，第二电路层18的侧表面183由第二介电结构16保护且因此可不被蚀刻。在本发明的一或多个实施例中，第二电路层18可通过电解蚀刻形成，且因此，可能不存在待清除的过量第二电路层18，且第一电路层14的第一表面141的表面粗糙度值可不同于第二电路层18的第一表面181的表面粗糙度值。因此，第二电路层18包含精细线，且可供用于精细I/O间距和更多I/O连接件，尤其当凸块衬垫间距(例如，导电柱185之间的间距)小于或等于约90μm时。
如图1中所示，导电柱185与导电迹线184之间的间隙(gap)大于导电桩20与导电迹线184之间的间隙。因此，当半导体裸片42的桩上的焊料(例如，如图6中所示)接合到衬底1的导电柱185时，导电柱185与导电迹线184之间的较大间隙可防止焊料接触导电迹线184，以便减小桥接(bridge)的风险。
图2说明根据本发明的一些实施例的不包含导电桩20的衬底1的部分的顶视图。第二电路层18的凸块衬垫187可布置于阵列中。导电迹线184连接到凸块衬垫187中的相应者，且在凸块衬垫187之间布设。在一些实施例中，凸块衬垫187之间存在三个导电迹线184。应注意导电迹线184的L/S由凸块衬垫187之间的间隙和安置于此间隙中的导电迹线184的数目所决定。
图3说明根据本发明的一些实施例的包含导电桩20的衬底1的部分的顶视图。第二电路层18的凸块衬垫187中的一些被连接到用于电连接和垂直连接的导电桩20的导电柱185替换。因此，此等导电柱185可能不连接到导电迹线184。在一些实施例中，导电柱185之间存在两个导电迹线184。在一些实施例中(例如，如图2中所示)，可减少导电迹线184的数目。因此，可获得对在相同凸块衬垫间距(或导电柱间距)下的L/S的灵活电路设计，且凸块衬垫(或导电柱)之间之间隙中有更多空间可供使用以提高设计灵活性。此外，如图3中所示，导电柱185中的一些可安置于由导电桩20中的相应一个所界定的区域内，且导电柱185中的一些可延伸到由导电桩20中的相应一个所界定的区域的外部。在一些实施例中，导电柱185的大小和形状可与凸块衬垫187的大小和形状相同。在一些实施例中，导电柱185可为矩形或圆形。
图4说明根据本发明的一些实施例的衬底1a的截面视图。衬底1a在某些方面与如图1中所示的衬底1类似，一些差异除外，差异包含分别与图1中所示的第二介电结构16和第一电路层14相比，第二介电结构16a和第一电路层14a具有不同结构。在一些实施例中，第二介电结构16a可为包含唯一一个介电层的单层结构。因此，省略图1的界面(例如，第一介电层163的第一表面1631)。此外，第一电路层14的第一表面141可与第一介电结构12的第一表面121共面。因此，省略图1的凹部15。
图5说明根据本发明的一些实施例的衬底1b的截面视图。衬底1b在某些方面与如图1中所示的衬底1类似，一些差异除外，差异包含与图1中所示的导电桩20相比，导电桩20a具有不同结构。导电桩20a中的每一个的一端(例如，第一端201)从用于外部连接的第二介电结构16的第一表面161露出，且导电桩20a中的每一个的另一端(例如，第二端202)连接第一电路层14。因此，导电桩20a中的每一个的第一端201可充当无焊盘导通孔(landlessvia)。相比于图1，图5的导电桩20a的长度大于图1的导电桩20的长度。如图5中所示，导电桩20a中的每一个延伸穿过第二介电结构16，且导电桩20a中的每一个的第一端201大体上与第二介电结构16的第一表面161共面。
图6说明根据本发明的一些实施例的半导体封装结构4的截面视图。半导体封装结构4包含衬底1、半导体裸片42、封装体44和多个外部连接件46。图6中所示的衬底1与图1中所示的衬底1相同。然而，在一些实施例中，图6中所示的衬底1可被衬底1a或1b替换。半导体裸片42电连接到第一保护层26的开口261中的第二电路层18的导电柱185。封装体44覆盖半导体裸片42和衬底1的顶部表面。在一些实施例中，封装体44覆盖第一保护层26。封装体44可使用封装材料(例如，环氧模塑料(epoxy molding compound,EMC)、PI、酚醛树脂(phenolic)、硅树脂或任何其它合适的封装材料)形成。外部连接件46附接或耦合到第二保护层28的开口281中的第三电路层22的露出部分(例如，球垫223)。
图7和图19说明根据本发明的一些实施例的用于制造衬底的制造工艺。参看图7，提供载体50和金属箔52。金属箔52安置于载体50的表面上。尽管展示在载体50的一侧上的制造工艺，但应理解所述制造工艺可以类似方式在载体50的另一侧上执行。举例来说，制造工艺可在载体50的两侧上执行。
接着，第一电路层14(例如)通过镀覆技术形成或安置于金属箔52上。第一电路层14包含第一表面141、与第一表面141相对的第二表面142、和在第一表面141与第二表面142之间延伸的侧表面143。第一电路层14的材料可为导电第一金属(例如，铜)，且所述第一电路层14的材料的厚度可大于约10μm(例如，可为约15μm)。此外，第一电路层14的侧表面143和第二表面142可通过棕色氧化物处理而处理以促进第一介电结构12的层压工艺(例如，图8中)，因此，第一电路层14的第二表面142和侧表面143的表面粗糙度值可在约0.25μm到约0.5μm的范围内。此外，第一电路层14的L/S可大于约7μm/约7μm。
参看图8，第一介电结构12形成或安置(例如，堆叠或层压)于金属箔52上，以覆盖第一电路层14。第一介电结构12可为介电层，所述介电层可为或可包含(例如)单晶硅、多晶硅、非晶硅，其它合适的材料或其组合。第一介电结构12可为或可包含(例如)由预浸复合纤维制成的薄片。举例来说，第一介电结构12可包含固化的纤维增强树脂。第一介电结构12的厚度可为(例如)约40μm。第一介电结构12包含第一表面121和与第一表面121相对的第二表面122。
第一电路层14的第一表面141可大体上与第一介电结构12的第一表面121共面。举例来说，第一介电结构12可不覆盖第一电路层14的第一表面141。因此，在一些实施例中，布线结构形成或安置于载体50上，其中布线结构包含第一介电结构12和内嵌于第一介电结构12中的第一电路层14。
接着，多个开口123形成于第一介电结构12的第二表面122上以露出第一电路层14的第二表面142的部分。接着，第三晶种层25形成或安置于第一介电结构12的第二表面122和开口123上。
参看图9，导电材料(例如，导电第三金属23)形成或安置于第三晶种层25上。因此，导电材料(例如，导电第三金属23)形成或安置于第一介电结构12的第二表面122和开口123上。接着，图案化第一介电结构12的第二表面122上的导电材料(例如，导电第三金属23)和第三晶种层25以形成第三电路层22。第一介电结构12的开口123中的导电材料(例如，导电第三金属23)和第三晶种层25形成导电通孔24。导电通孔24中的每一个包含连接第一电路层14的第一部分241和连接第三电路层22的第二部分242。导电通孔24的第一部分241的宽度小于导电通孔24的第二部分242的宽度。在一或多个实施例中，导电通孔24和第三电路层22彼此形成整体(例如，彼此同时地形成)。
参看图10，从金属箔52中清除载体50。
参看图11，第一光阻层(photoresist layer)54形成或安置于金属箔52上且界定多个开口541以露出金属箔52的部分。第二光阻层56形成或安置于第一介电结构12的第二表面122上以覆盖第三电路层22。
参看图12，导电材料(例如，导电金属)(例如)通过镀覆技术形成或安置于第一光阻层54的开口541中的金属箔52上从而在金属箔52上的第一电路层14上形成多个导电桩20。
参看图13，通过(例如)剥离清除第一光阻层54和第二光阻层56。接着，通过(例如)蚀刻清除导电桩20未覆盖的金属箔52。因此，第一电路层14的部分(例如，第一表面141)从第一介电结构12的第一表面121露出。举例来说，第一电路层14并不从第一介电结构12的第一表面121突出。在一些实施例中，第一电路层14的第一表面141可能过度蚀刻(overetched)，因此，第一电路层14从第一介电结构12的第一表面121凹陷，且在第一电路层14的第一表面141与第一介电结构12的第一表面121之间形成距离，以使得凹部15形成于第一电路层14的第一表面141的上方和第一介电结构12的第一表面121的下方，且还形成从第一电路层14的第一表面141突出且对应于导电桩20的突出部分145。此外，归因于蚀刻工艺第一电路层14的第一表面141的表面粗糙度值可大于约0.4μm。在导电桩20下方的金属箔52的部分可能不经蚀刻且可变为中间层30。举例来说，中间层30插入于突出部分145与导电桩20之间。导电桩20、中间层30和突出部分145的宽度大体上彼此相等，以便形成桩结构。
参看图14，形成或安置第一介电层163以覆盖第一介电结构12的第一表面121、第一电路层14的第一表面141和导电桩20。第一介电层163的部分延伸到第一电路层14的第一表面141的上方的凹部15中。第一介电层163可包含PID材料，例如，包含光引发剂的环氧树脂或PI。接着，使第一介电层163固化。
参看图15，使第一介电层163变薄以便露出导电桩20的顶部端。薄化工艺可为干式工艺(例如，等离子工艺(plasma process))或湿式工艺(例如，去污工艺(desmearprocess))。在薄化工艺之后，第一介电层163的第一表面1631并不是平整表面。第一介电层163在第一位置P1处具有第一厚度T1且在第二位置P2处具有第二厚度T2。第一位置P1比第二位置P2离导电桩20更近，且第一厚度T1大于第二厚度T2。举例来说，T1可比T2大约1.1倍(例如，大约1.2倍或更大或者大约1.3倍或更大)。因此，第一介电层163包含多个突出部分167，且突出部分167中的每一个包围导电桩20中的相应一个。突出部分167的厚度随到导电桩20的距离的增加而减小。
参看图16，形成或安置第二介电层164以覆盖第一介电层163和导电桩20以便在布线结构上形成或安置第二介电结构16，其中第二介电结构16覆盖导电桩20。第二介电层164可包含PID材料，例如，包含光引发剂的环氧树脂或PI。应注意第二介电层164的材料可与第一介电层163的材料相同或不同。接着，使第二介电层164固化。
参看图17，多个第一开口165和多个第二开口166通过(例如)光刻工艺(例如，包含曝光和显影)形成于第二介电层164的第一表面161上，从而形成第二图案。第一开口165和第二开口166延伸穿过第二介电层164，且第二开口166露出导电桩20。由于第二图案(例如，第一开口165和第二开口166)可通过曝光形成，因此可实现更精确的宽度和更灵活的图案设计。在一些实施例中，第一开口165的深度大于第二开口166的深度。
参看图18，第三光阻层58形成或安置于第一介电结构12的第二表面122上以覆盖第三电路层22。接着，第二晶种层19形成或安置于第一开口165、第二开口166中和第二介电层164的顶部表面(例如，第二介电结构16的第一表面161)上。接着，导电第二金属17(例如，铜)形成或安置(例如，镀覆)于第二晶种层19上，以填充第一开口165和第二开口166。导电第二金属17还形成或安置于第二介电层164的顶部表面(例如，第二介电结构16的第一表面161)上。在一些实施例中，导电第二金属17的顶部表面可能不平整。举例来说，第二介电结构16的第一表面161上的导电第二金属17的部分可能不具有一致的厚度。
参看图19，通过电解蚀刻清除第二介电层164的顶部表面(例如，第二介电结构16的第一表面161)上的过量第二晶种层19和导电第二金属17，以便形成第二电路层18。电解蚀刻也被称作电蚀刻(electro-etching)或阳极蚀刻(anodic etching)。电解蚀刻可通过将待蚀刻物件(例如，导电第二金属17)安置于电解溶解中而执行，且在待蚀刻物件(例如，导电第二金属17)的上方提供平板电极。接着，将待蚀刻物件(例如，导电第二金属17)电连接到电力供应器的正极，且用作阳极。将平板电极电连接到电力供应器的负极，且用作阴极。当电力供应器接通时，待蚀刻物件(例如，导电第二金属17)的正离子(例如，铜)从电解溶解朝向阴极移动，同时电解溶解的负离子朝向阳极移动。如图17中所示，导电第二金属17的顶部表面可能不平整。举例来说，导电第二金属17可具有突出部分和凹陷部分。在蚀刻工艺的初始阶段期间，可首先蚀刻导电第二金属17的突出部分，这是因为导电第二金属17的突出部分与平板电极之间的距离相对较短，从而产生较小电阻。在蚀刻一段时间之后，导电第二金属17将被均匀地清除，且表面将为光滑的。
在一些实施例中，第二电路层18的侧表面183由第二介电结构16保护且因此可不被蚀刻。第二电路层18包含安置于第一开口165中的多个导电迹线184和安置于第二开口166中的多个导电柱185。导电迹线184和导电柱185从第二介电层164的顶部表面(例如，第二介电结构16的第一表面161)露出，且导电迹线184的厚度小于导电柱185的厚度。导电柱185中的每一个安置于导电桩20中的相应一个上。
在本发明的一或多个实施例中，可通过电解蚀刻清除过量的第二晶种层19和导电第二金属17，且因此，可能不存在待清除的过量第二电路层18，且第一电路层14的第一表面141的表面粗糙度值可不同于第二电路层18的第一表面181的表面粗糙度值。在一些实施例中，第二电路层18的第一表面181的表面粗糙度值可在(例如)约0.2μm到约0.4μm范围内，第二电路层18的侧表面183的表面粗糙度值可小于或等于约0.1μm。此外，第二电路层18的第一表面181可大体上与第二介电层164的顶部表面(例如，第二介电结构16的第一表面161)共面。第二电路层18通过导电桩20电连接到第一电路层14。接着，清除第三光阻层58。
接着，第一保护层26形成或安置于第二介电层164的顶部表面(例如，第二介电结构16的第一表面161)上，且第二保护层28形成或安置于第一介电结构12的第二表面122上。第一保护层26界定至少一个开口261以露出第二电路层18的一或多个部分(例如，导电柱185)，且第二保护层28界定至少一个开口281以露出第三电路层22的一或多个部分(例如，球垫223)。因此，在一些实施例中，制造衬底1(例如，如图1中所示)。
在一些实施例中，制造工艺可进一步包含以下阶段。半导体裸片42电连接到第一保护层26的开口261中的第一电路层14的露出部分(例如，导电柱185)。接着，形成或安置封装体44以覆盖半导体裸片42和衬底1的表面。接着，将多个外部连接件46附接到第二保护层28的开口281中的第三电路层22的露出部分(例如，球垫223)。因此，在一些实施例中，制造半导体封装结构4(例如，如图4中所示)。
图20到21说明根据本发明的一些实施例的用于制造衬底的制造工艺。在一些实施例中，初始阶段与图7到12中所示的阶段相同，且图20中所示的阶段在图12中所示的阶段之后。在一些实施例中，通过(例如)剥离清除第一光阻层54和第二光阻层56。接着，通过(例如)蚀刻清除导电桩20未覆盖的金属箔52。因此，第一电路层14的第一表面141从第一介电结构12的第一表面121露出。在一些实施例中，第一电路层14的第一表面141不可能过度蚀刻，因此第一电路层14大体上与第一介电结构12的第一表面121共面，而不会形成凹陷部分15和突出部分145(例如，如图13中所示)。在一些实施例中，在导电桩20下方的金属箔52的部分将不被蚀刻且将变为中间层30。
接着，形成或安置第二介电结构16a以覆盖第一介电结构12的第一表面121、第一电路层14的第一表面141和导电桩20。第二介电结构16a可包含PID材料，例如，包含光引发剂的环氧树脂或PI。接着，固化第二介电结构16a，且第二介电结构16a包含第一表面161和第二表面162。如图20中所示，第二介电结构16a为单层结构。
参看图21，多个第一开口165和多个第二开口166通过(例如)光刻工艺(例如，包含曝光和显影)形成于第二介电结构16a的第一表面161上，从而形成第二图案。第一开口165并不延伸穿过第二介电结构16a，且第二开口166露出导电桩20。
接着，在一些实施例中，以下阶段类似于图18到19中所说明的阶段，以便制造衬底1a(例如，如图4中所示)。
图22到28说明根据本发明的一些实施例的用于制造衬底的制造工艺。在一些实施例中，初始阶段与图7到10中所示的阶段相同，且图22中所示的阶段在图10中所示的阶段之后。如图22中所示，第一光阻层54a形成或安置于金属箔52上且界定多个开口541a以露出金属箔52的部分。第二光阻层56形成或安置于第一介电结构12的第二表面122上以覆盖第三电路层22。应注意第一光阻层54a的厚度可大于图11的第一光阻层54的厚度。
参看图23，导电材料(例如，导电金属)(例如)通过镀覆技术形成或安置于第一光阻层54a的开口541a中的金属箔52上从而在金属箔52上的第一电路层14上形成多个导电桩20a。应注意导电桩20a的长度可大于图12的导电桩20的长度。
参看图24，通过(例如)剥离清除第一光阻层54a和第二光阻层56。接着，通过(例如)蚀刻清除导电桩20a未覆盖的金属箔52。因此，第一电路层14的部分(例如，第一表面141)从第一介电结构12的第一表面121露出。在一些实施例中，第一电路层14的第一表面141可能过度蚀刻，因此第一电路层14从第一介电结构12的第一表面121凹陷，以使得凹部15形成于第一电路层14的第一表面141的上方和第一介电结构12的第一表面121的下方，且还形成从第一电路层14的第一表面141突出且对应于导电桩20a的突出部分145。在一些实施例中，在导电桩20a下方的金属箔52的部分可能不被蚀刻且可变为中间层30。导电桩20a包含通过中间层30连接第一电路层14的第一端201和第二端202。
参看图25，形成或安置第一介电层163以覆盖第一介电结构12的第一表面121、第一电路层14的第一表面141和导电桩20a。接着，使第一介电层163固化。
参看图26，使第一介电层163变薄以便露出导电桩20a的第一端201。薄化工艺可为干式工艺(例如，等离子工艺)或湿式工艺(例如，去污工艺)。在薄化工艺之后，第一介电层163的第一表面1631并不是平整表面。因此，第一介电层163包含多个突出部分167，且突出部分167中的每一个包围导电桩20a中的相应一个。
参看图27，形成或安置第二介电层164以覆盖第一介电层163和导电桩20a，以便形成第二介电结构16。第二介电层164可包含PID材料，例如，包含光引发剂的环氧树脂或PI。应注意第二介电层164的材料可与第一介电层163的材料相同或不同。接着，使第二介电层164固化。
参看图28，可使第二介电层164变薄以露出导电桩20a的第一端201。接着，多个第一开口165通过(例如)光刻工艺(例如，包含曝光和显影)形成于第二介电层164的第一表面161上，从而形成第二图案。第一开口165延伸穿过第二介电层164。
接着，在一些实施例中，以下阶段类似于图18到19中所说明的阶段，以便制造衬底1b(例如，如图5中所示)。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“较高”、“较低”、“上部”、“在……上方”、“在……下方”等等的空间描述是相对于图中所展示的定向来指示。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“大体的”和“约”用以描述和说明小的变化。当与事件或情形结合使用时，所述术语可以是指其中事件或情形明确发生的情况以及其中事件或情形极近似于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或相等。术语“大体上共面”可指位于沿着相同平面的在数微米(μm)内的两个表面，例如位于沿着相同平面的在100μm内、在80μm内、在60μm内、在40μm内、在30μm内、在20μm内、在10μm内或在1μm内。如果两个表面或组件之间的角为(例如)90°±10°(例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°)，那么两个表面或组件可被认为“大体上垂直”。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁，并且应灵活地理解，不仅包括明确地指定为范围限制的数值，而且包括涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每个数值和子范围一般。
在一些实施例的描述中，提供于另一组件“上”或“之上”的组件可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)上的情况，以及一或多个介入组件位于前者组件与后者组件之间的情况。
如本文所使用，术语“导电”和“导电性”指传输电流的能力。导电材料通常指示展现对于电流流动的极小或零阻力的材料。导电性的一个量度为西门子/米(S/m)。通常，导电材料为具有大于约104S/m(例如，至少105S/m或至少106S/m)的导电性的一种材料。材料的导电性有时可随温度而变化。除非另外规定，否则在室温下测量材料的导电性。
虽然已参考本发明的特定实施例描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述图式可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际装置之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限定性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神以及范围。所有此等修改都既定在此所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特定地指示，否则操作的次序和分组并不限制本发明。

Claims (21)

1.一种衬底，其包括：
第一介电结构；
第一电路层，所述第一电路层内嵌于所述第一介电结构中并具有从所述第一介电结构露出的第一表面，其中所述第一电路层不从所述第一介电结构的第一表面突出；
第二介电结构，所述第二介电结构安置于所述第一介电结构的所述第一表面上；以及
第二电路层，所述第二电路层内嵌于所述第二介电结构中，其中所述第二电路层电连接到所述第一电路层，所述第二电路层的第一表面与所述第二介电结构的第一表面共面，且所述第一电路层的所述第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。
2.根据权利要求1所述的衬底，其中所述第一电路层的所述第一表面的所述表面粗糙度值大于所述第二电路层的所述第一表面的所述表面粗糙度值。
3.根据权利要求2所述的衬底，其中所述第一电路层的所述第一表面的所述表面粗糙度值大于0.4μm，且所述第二电路层的所述第一表面的所述表面粗糙度值在0.2μm到0.4μm的范围内。
4.根据权利要求1所述的衬底，其中所述第一电路层的线宽/线距L/S大于7μm/7μm，且所述第二电路层的L/S小于7μm/7μm。
5.根据权利要求1所述的衬底，其中所述第二介电结构包括固化的光可成像介电材料，且所述第一介电结构包括固化的纤维增强树脂。
6.根据权利要求5所述的衬底，其中所述第一电路层的侧表面的表面粗糙度值大于所述第二电路层的侧表面的表面粗糙度值。
7.根据权利要求1所述的衬底，其中所述第二介电结构包含安置于所述第一介电结构上的第一介电层和安置于所述第一介电层上的第二介电层。
8.根据权利要求7所述的衬底，其中所述第二电路层的厚度等于所述第二介电层的厚度。
9.根据权利要求1所述的衬底，其进一步包括内嵌于所述第二介电结构中的多个导电桩，其中所述导电桩中的每一个连接所述第一电路层与所述第二电路层。
10.根据权利要求9所述的衬底，其中所述第二电路层包含从所述第二介电结构的所述第一表面露出的多个导电柱，且所述导电桩中的每一个连接所述第一电路层与所述第二电路层的所述导电柱中的相应一个。
11.根据权利要求10所述的衬底，其中所述第二电路层进一步包含从所述第二介电结构的所述第一表面露出的多个导电迹线，且所述导电迹线的厚度小于所述导电柱的厚度。
12.根据权利要求1所述的衬底，其中进一步包括内嵌于所述第二介电结构中的多个导电桩，其中所述导电桩中的每一个的第一端从所述第二介电结构的所述第一表面露出，且所述导电桩中的每一个的第二端连接所述第一电路层。
13.根据权利要求1所述的衬底，其中所述第一电路层从所述第一介电结构的所述第一表面凹陷，以便在所述第一电路层的所述第一表面的上方形成凹部。
14.根据权利要求13所述的衬底，其中所述第二介电结构延伸到所述凹部中。
15.一种半导体封装结构，其包括：
衬底，所述衬底包括：
第一介电结构；
第一电路层，所述第一电路层内嵌于所述第一介电结构中并具有从所述第一介电结构露出的第一表面，其中所述第一电路层不从所述第一介电结构的第一表面突出；
第二介电结构，所述第二介电结构安置于所述第一介电结构的所述第一表面上；以及
第二电路层，所述第二电路层内嵌于所述第二介电结构中，其中所述第二电路层电连接到所述第一电路层，所述第二电路层的第一表面与所述第二介电结构的第一表面共面，且所述第一电路层的所述第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值；
半导体裸片，所述半导体裸片电连接到所述第二电路层；以及
封装体，所述封装体覆盖所述半导体裸片和所述衬底的表面。
16.根据权利要求15所述的半导体封装结构，其中所述第一电路层从所述第一介电结构的所述第一表面凹陷，以便在所述第一电路层的所述第一表面的上方形成凹部。
17.根据权利要求16所述的半导体封装结构，其中所述第二介电结构延伸到所述凹部中。
18.根据权利要求15所述的半导体封装结构，其中所述第二介电结构包括固化的光可成像介电材料，且所述第一介电结构包括固化的纤维增强树脂。
19.根据权利要求18所述的半导体封装结构，其中所述第一电路层的侧表面的表面粗糙度值大于所述第二电路层的侧表面的表面粗糙度值。
20.根据权利要求15所述的半导体封装结构，其进一步包括内嵌于所述第二介电结构中的多个导电桩，其中所述导电桩中的每一个连接所述第一电路层与所述第二电路层。
21.一种衬底，其包括：
第一介电结构；
第一电路层，所述第一电路层内嵌于所述第一介电结构中，其中所述第一电路层不从所述第一介电结构的第一表面突出，其中所述第一电路层的线宽/线距L/S大于7μm/7μm；
第二介电结构，所述第二介电结构安置于所述第一介电结构的所述第一表面上；以及
第二电路层，所述第二电路层内嵌于所述第二介电结构中，其中所述第二电路层电连接到所述第一电路层，所述第二电路层的第一表面与所述第二介电结构的第一表面共面，所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值，且所述第二电路层的L/S小于7μm/7μm。
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