CN108242922B - 紧凑的占空比校正装置及通信系统 - Google Patents

紧凑的占空比校正装置及通信系统 Download PDF

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Abstract

本发明提供了紧凑的占空比校正装置及通信系统，涉及用于时钟信号的占空比校正的技术。输入时钟信号通过一对输出晶体管，该输出晶体管基于输入时钟信号提供输出时钟信号。占空比传感器基于输出时钟信号生成第一校正信号。第一校正信号至少部分地与输出时钟信号相反。占空比校正器基于第一校正信号生成第二校正信号。占空比校正器包括用于生成第二校正信号的两个或更多个晶体管。第二校正信号被施加到输出时钟信号。也存在其他实施方式。

Description

紧凑的占空比校正装置及通信系统
技术领域
本发明涉及数据通信。
背景技术
在过去的几十年，通信网络的使用迅猛发展。因为对数据和数据传输的高要求，需要改善现有的数据通信系统来解决这些需求。对于高数据通信应用，经常需要占空比校正。
发明内容
本发明涉及数据通信。更具体地，本发明的实施方式提供了用于时钟信号的占空比校正的技术。输入时钟信号通过一对输出晶体管，这对输出晶体管基于输入时钟信号提供输出时钟信号。占空比传感器基于输出时钟信号生成第一校正信号。第一校正信号至少部分地与输出时钟信号相反。占空比校正器基于第一校正信号生成第二校正信号。占空比校正器包括用于生成第二校正信号的两个或更多个晶体管。第二校正信号施加到输出时钟信号。也存在其他实施方式。
根据一个实施方式，本发明提供了占空比校正装置。该装置包括用于接收输入时钟信号的输入端子，该输入时钟信号由第一占空比和信号频率表征。该装置还包括第一晶体管，该第一晶体管包括第一栅极端子和第一漏极端子。第一栅极端子耦接至输入端子。该装置还包括第二晶体管，该第二晶体管包括第二栅极端子和第二漏极端子。第二栅极端子耦接至输入端子。该装置还包括用于输出校正过的时钟信号的输出端子。输出端子耦接至第一漏极端子和第二漏极端子。校正过的时钟信号由第二占空比表征，该第二占空比比第一占空比更接近50％。该装置还包括耦接至输出端子并且被配置为生成第一校正信号的占空比传感器。第一校正信号相对于时钟信号基本上是反相的。该装置还包括被配置为基于数字控制信号生成控制电压的DAC。该装置包括占空比校正器，该占空比校正器被配置为至少使用控制电压和第一校正信号生成第二校正信号。第二校正信号耦接至输出端子。
根据另一实施方式，本发明提供了一种通信系统。该系统包括用于接收数据信号的通信信道。该系统还包括被配置为均衡数据信号的信号处理模块。该系统还包括被配置为基于处理过的数据信号生成第一时钟信号的时钟数据恢复(CDR)装置。该系统进一步包括被配置为基于第一时钟信号生成校正过的时钟信号的占空比校正(DCC)装置。DCC装置包括用于接收第一时钟信号的输入端子。DCC装置还包括被配置为经由输入端子接收第一时钟信号并且输出第二时钟信号的第一对晶体管。DCC装置进一步包括耦接至第二时钟信号的输出节点。DCC装置还包括被配置为基于第二时钟信号生成第一校正信号的占空比传感器。DCC装置进一步包括被配置为基于第一校正信号生成第二校正信号的占空比校正器。占空比校正器包括第二对晶体管。第二校正信号耦接至输出节点。
应理解的是，本发明的实施方式提供了超过常规技术的许多优势。其中，通过省略VCO(如现有DCC实现中使用的)，根据本发明的实施方式的占空比校正装置的输入电容被减小并最小化。应理解的是，与常规装置相比，根据本发明的DCC装置更节能并且对时钟路径带宽影响小。
附图说明
图1是示出了根据本发明的实施方式的通信系统的简图。
图2是示出了常规DCC实现的简图。
图3是示出了具有电流不补偿反相器的常规DCC缓冲器的简图。
图4是示出了具有自偏压反相器的常规DCC缓冲器的简图。
图5是示出了根据本发明的实施方式的占空比校正装置500的简图。
图6是示出了根据本发明的实施方式的占空比校正装置的操作的简化时序图。
图7是示出了根据本发明的实施方式的DAC校正信号的简图。
图8是示出了根据本发明的实施方式的占空比校正装置500的操作的曲线图。
图9是示出了根据本发明的实施方式的用于占空比校正装置的输出占空比与输入占空比之间的关系的曲线图。
具体实施方式
本发明涉及数据通信。更具体地，本发明的实施方式提供用于时钟信号的占空比校正的技术。输入时钟信号通过一对输出晶体管，这对输出晶体管基于输入时钟信号提供输出时钟信号。占空比传感器基于输出时钟信号生成第一校正信号。第一校正信号至少部分地与输出时钟信号相反。占空比校正器基于第一校正信号生成第二校正信号。占空比校正器包括用于生成第二校正信号的两个或更多个晶体管。第二校正信号施加到输出时钟信号。也存在其他实施方式。
时钟信号在数据通信和各种其他应用中至关重要。时钟信号和时钟系统的主要特征是占空比。通常，50％的占空比是重要且优选的。例如，半速率发送器需要50％的占空比时钟，并且偏离它可能导致占空比失真，占空比失真导致在输出端的横向眼张开(horizontal eye opening)。至于四分之一速率发送器和接收器，需要正交时钟并且通常通过使用将时钟信号除以2的分频器电路、随后的以双频率运行的压控振荡器(VCO)来实现。如果输入至分频器的时钟不是以50％的占空比，则四分之一速率发送器由于正交误差则不能运行很好，其反过来导致劣化的链路时序裕度(link timing margin)。
对于满足各种性能要求的占空比校正器，存在各种理想的特性。在输入级，期望的是具有低输入电容和较小的功率消耗，这一般可以通过除去(eliminating)压控振荡器和/或VCO时钟缓冲器来实现。同时，应该保持占空比校正器的性能和时钟路径带宽。
图1是示出了根据本发明的实施方式的通信系统的简图。这个示图仅是一个实例，该实例不应过度限制权利要求的范围。本领域中的普通技术人员会认识到很多变形、替换以及修改。如图1所示，发送器110经由一对通信信道耦接至接收器120。例如，通信信道可以是串行通信链路、光通信信道和/或其他。在各种实施方式中，发送器110执行信号调制以生成用于在高速通信网络(例如，所示的通信信道)上发送的模拟信号。例如，从发送器110发送至接收器120的通信信号被成对发送(即，正信号和负信号作为差分对)。一旦接收到输入信号，接收器120相应地处理所接收的信号。在某些实施方式中，接收器120包括一对输入感应器。为了处理输入信号，使用如功能块121所示的连续时间线性均衡器(CTLE)和可变增益放大器(VGA)部件。取决于应用，CTLE、VGA和/或其他部件可以用于调整进一步处理的所接收的模拟信号。时钟和数据恢复(CDR)模块122被配置为基于由CTLE/VGA模块121处理的信号来生成时钟信号。例如，CDR模块122基于所接收的信号生成时钟信号。
在各种实施方式中，为发送器和接收器提供占空比校正器。在发送器发送侧占空比校正器(DCC)111耦接至发送器110。此外，DCC 111耦接至锁相环(PLL)130。PLL 130包括分频器131和VCO。例如，DCC 111被实现为提供所示的用于数据采样的时钟信号“CLK”。取决于实现方式，例如全速率体系结构，发送器110可能不需要DCC 111。
接收器120的DCC 124耦接至CDR 122。例如，恢复的时钟信号(以不同相)耦接至分频器123，然后被DCC 124处理。来自CDR 122的时钟信号处于四相(0、90、180和270)中，并且也可以使用不同类型的时钟信号。如图1所示，DCC 124耦接至压控振荡器，但是应理解的是，其他配置也是可能的。
如上所述，常规的占空比校正器实现方式已经不太适合。图2是示出了常规的DCC实现方式的简图。在DCC缓冲器的输入端，VCO通过VCO缓冲器耦接至DCC。如上所述，使用VCO在输入级会引入电容，这对功耗和电位信号劣化(potential signal degradation)是不被期望的。DCC缓冲器的输出端经由电阻器和电容器耦接至运算放大器。值得注意的是，在诸如图2中示出的常规实现方式中，电阻器和电容器的尺寸和数值都是大的。作为DCC实现方式的一部分，电阻器和电容器有效提供了RC滤波器。当工作时，50％占空比以外的时钟信号部分被馈入DCC缓冲器，该DCC缓冲器从运算放大器接收校正信号。运算放大器本身也是比较大的模块。
图3是示出了具有电流不补偿反相器(current starving inverter)的常规DCC缓冲器的简图。在节点C处施加如由PMOS晶体管和NMOS晶体管提供的占空比校正(即，校正电压)。例如，节点C处的高电压导致长占空比；节点C处的低电压导致短占空比。由于PMOS晶体管和NMOS晶体管都是电流不补偿的(current starving)，因此它们的操作降低了反相器的速度。
图4是示出了具有自偏压反相器的常规DCC缓冲器的简图。输入信号通过电容器CF接收，该电容器CF在输入端子处添加了一个底板电容(bottom plate capacitance)。对于输入，VCO或缓冲器驱动自偏压反相器需要驱动CF引起的高电容。此外，反相器耦接至电阻器RF和RC。通过在节点C处施加校正电压来校正占空比。为了减少占空比的持续时间，增加施加到节点C的电压；为了增加占空比的持续时间，减少施加到节点C的电压。
图5是示出了根据本发明实施方式的占空比校正装置500的简图。这个示图仅是一个实例，该实例不应过度限制权利要求的范围。本领域中的普通技术人员会认识到很多变形、替换以及修改。如图5所示，在端子501处接收输入时钟信号。应当理解，在端子501处接收到的输入时钟信号不处于期望的50％占空比，并且因此需要占空比，并且被DCC装置500执行。如所示，输入信号由占空比传感器505处理，并且校正信号通过占空比校正器生成并施加到输出节点X 504。当输入时钟信号在端子501处被接收到然后通过晶体管502和503时，由包括一个或多个反相器的占空比传感器505检测占空比误差(即，与期望的50％占空比的偏差)。占空比校正信号由晶体管509和晶体管520注入。相对于晶体管502和503，晶体管509和520更小(并且“更弱”)，并且由晶体管509和520提供与占空比误差相反的校正信号。
由图5可见，在输入处配置有额外的负载(例如，耦接至晶体管502和503)，DCC装置500没有在驱动占空比校正缓冲器的电路(图5中未示出)上施加额外的负载。此外，DCC装置500不包括滤波器(例如，RC元件)或运算放大器，并且因此，DCC装置500可以制造得非常紧凑。
在各种实施方式中，与晶体管502和503相比，晶体管509和520被配置得更小。例如，晶体管509和520可以比晶体管502和503小一个数量级。应理解的是，晶体管509和520的相对小的晶体管尺寸(即，尺寸和电特性较小)减小并最小化了晶体管对信号的锁存效应(latching effect)。
当在输入端子501处接收到输入时钟信号时，输入时钟信号被处理耦接至晶体管502和503的栅极端子。更具体地，晶体管502的源极端子耦接至电源电压，同时漏极端子耦接至输出节点X 504。晶体管502使用PMOS晶体管实现。晶体管503使用NMOS晶体管实现。晶体管503的源极端子接地，并且晶体管503的漏极端子耦接至输出节点X 504。
输出节点X 504耦接至占空比传感器505，该占空比传感器将节点X 504处的输出时钟信号用作输入信号。如所示，传感器505包括反相器506和507。例如，根据需要，“反相的”时钟信号提供可用于校正输出时钟信号的反相波形。取决于实施方式，也可以以其他方式实现占空比传感器505。
由占空比校正器生成用于输出时钟信号的校正信号。占空比传感器505的输出端耦接至节点Y 510。节点Y 510耦接至晶体管509和520的栅极。在各种实现方式中，晶体管509包括PMOS晶体管，并且晶体管520包括NMOS晶体管。如上所述，与晶体管502和503相比，晶体管509和520在尺寸上更小。因为至栅极的输入信号包括反相的输出时钟信号，晶体管509和520的各自漏极端子处的输出相对于节点X 504处的输出时钟信号是“相反的”，从而将校正应用于输出时钟信号。此外，晶体管509和520的源极端子分别耦接至晶体管508和530。晶体管508和530提供从DAC 540接收的控制信号。如所示，晶体管508和530的漏极端子输出端分别耦接至晶体管509和520的源极端子。利用PMOS晶体管实现的晶体管508的源极端子耦接至电源电压(例如，VDD)。利用NMOS晶体管实现的晶体管530的源极端子耦接至地。
DAC 540接收数字格式的占空比控制信号(即，“Duty_cycle”)并且生成施加到晶体管508和530的栅极端子的占空比控制电压。在各种实现方式中，可以从为反馈控制回路的一部分的外部控制模块(未示出)接收占空比控制信号。例如，占空比控制信号的大的数值通过DAC 540转换为高占空比控制电压。晶体管508的栅极端子处的高电压增加了上升时间。此外，晶体管530的栅极端子处的高电压减少了下降时间。通过增加上升时间并减少下降时间，高占空比控制电压因此增加占空比。反之亦然。取决于实现方式，可以使用反馈机制确定“duty_cycle”信号。更具体地，基于输出时钟信号的占空比，控制模块(未示出)生成用于DAC 540的“duty_cycle”信号，其反过来生成占空比控制电压。
图6是示出了根据本发明实施方式的占空比校正装置的操作的简化时序图。这个示图仅是一个实例，该实例不应过度限制权利要求的范围。本领域中的普通技术人员会认识到很多变形、替换以及修改。例如，波形601和602示出了图5中示出的占空比校正器500的操作。更具体地，波形601对应于输入端子501处的输入时钟信号电压，该输入端子501耦接至晶体管502和503的栅极端子。输入时钟信号自期望的50％占空比关闭(off)。波形501的“高”状态比它的“低”状态长。例如，601A处的“高”状态比601B处的“低”状态长。为了校正波形601，需要在相应时间处的“相反”的电压。波形602对应于图5中的节点Y 510处的信号。如上所述，节点Y 510处的电压基于占空比传感器505的输出。波形602被用作用于晶体管509和520的输入电压(在栅极端子处施加的)，晶体管509和520将校正信号提供至节点X 504处的输出时钟信号。相对于输入时钟信号是“相反的”，波形602提供用于校正基于输入时钟信号(波形601)的输出时钟信号的控制电压(至晶体管509和520)。例如，波形601的601A处的“高”状态可以通过波形602的602A处的“低”状态进行校正。类似地，波形601的601B处的“低”状态可以通过波形602的602B处的“高”状态进行校正。在各种实施方式中，可以通过使用一个或多个反相器生成“相反的”波形602，但是应当理解，也可以具有其他实现方式。
图7是示出了根据本发明实施方式的DAC校正信号的简图。这个示图仅是一个实例，该实例不应过度限制权利要求的范围。本领域中的普通技术人员会认识到很多变形、替换以及修改。例如，波形701和702示出了图5中示出的占空比校正器500的操作。更具体地，波形701对应于晶体管509和520的输出。如上所述，晶体管508的栅极端子处的高电压增加了用于晶体管509的输出端的上升时间Tr。此外，晶体管530的栅极端子处的高电压减少了晶体管520的输出端的下降时间Tf。更具体地，DAC540输出端中的增加导致晶体管508的电阻的增加。另外，DAC 540输出端中的增加导致晶体管530的电阻减少。通过比较波形701和702，时钟占空比的变化明显。波形702示出了施加到晶体管508和530的栅极端子的输入信号(来自占空比传感器505)。通过增加上升时间Tr，波形701在时间710处到达“高”状态，时间710比波形702达到它对应的“高”阶段的时间晚。通过减少下降时间Tf，波形701在时间720处开始从它的“高”状态下降，时间720比波形702从它对应的“高”状态开始下降的时间早。应理解的是，晶体管509和520比晶体管502和503更小，并且相对小的尺寸保证了时钟路径上的带宽减小被最小化。
图8是示出了根据本发明实施方式的占空比校正装置500的操作的曲线图。这个示图仅是一个实例，该实例不应过度限制权利要求的范围。本领域中的普通技术人员会认识到很多变形、替换以及修改。为了说明的目的，具有40％的占空比的输入时钟信号被提供至占空比校正装置500的输入端子501。晶体管509和520将校正电压提供至节点X 504处的输出时钟信号，并且输出波形如曲线图801所示。曲线图802上示出了节点Y 510的电压波形(如由占空比传感器505提供的)。例如，节点Y 510处的电压波形是占空比传感器505的输出，并且被施加到晶体管509和520的栅极端子。曲线图803示出了输出时钟信号的占空比(即，对应于输出时钟信号电压的波形801)。曲线图803上的输出电压通过晶体管509和520的输出进行校正。从40％占空比开始，输出时钟信号在约1ns(约10个时钟周期后)处约为43％占空比。到4ns时，用于输出时钟信号的占空比已经49％，并且在约7ns标记处，占空比约为49.7％，非常接近期望的50％占空比。
图9是示出了根据本发明实施方式的用于占空比校正装置的输出占空比与输入占空比之间的关系的曲线图。这个示图仅是一个实例，该实例不应过度限制权利要求的范围。本领域中的普通技术人员会认识到很多变形、替换以及修改。如图9所示，占空比校正装置能够校正错得厉害的时钟信号。例如，对于具有占空比为15％的输入时钟，DCC装置可以使输出时钟占空比超过47.5％。对于占空比为85％的输入时钟，DCC装置可以使输出时钟占空比超过47％。对于20％与70％之间的输入时钟占空比，DCC装置能够使输出时钟占空比超过49％。根据系统配置，可以实现高水平占空比精度。
应理解的是，可以多种方式实现根据本发明的实施方式的DCC技术。例如，可以结合晶体管使用一个或多个反相器生成根据需要的校正信号以调节输出时钟信号。根据应用，可以具体实现占空比波形和调节速度。

Claims (18)

1.一种占空比校正装置，包括：
输入端子，用于接收输入时钟信号，所述输入时钟信号由第一占空比和信号频率表征；
第一晶体管，包括第一栅极端子和第一漏极端子，所述第一栅极端子耦接至所述输入端子；
第二晶体管，包括第二栅极端子和第二漏极端子，所述第二栅极端子耦接至所述输入端子；
输出端子，用于输出校正过的时钟信号，所述输出端子耦接至所述第一漏极端子和所述第二漏极端子，所述校正过的时钟信号由第二占空比表征，所述第二占空比比所述第一占空比更接近50％；
占空比传感器，耦接至所述输出端子并且被配置为生成第一校正信号，所述第一校正信号相对于所述输入时钟信号是反相的；
DAC，被配置为基于数字控制信号生成控制电压；以及
占空比校正器，被配置为使用至少所述控制电压和所述第一校正信号生成第二校正信号，所述第二校正信号被耦合至所述输出端子。
2.根据权利要求1所述的装置，其中，所述第一晶体管包括PMOS晶体管并且所述第二晶体管包括NMOS晶体管。
3.根据权利要求1所述的装置，其中，所述占空比传感器包括第一反相器和第二反相器。
4.根据权利要求1所述的装置，其中，所述占空比校正器包括：
第三晶体管，包括第三栅极端子和第三漏极端子，所述第三栅极端子耦接至所述第一校正信号；
第四晶体管，包括第四栅极端子和第四漏极端子，所述第四栅极端子耦接至所述第一校正信号。
5.根据权利要求4所述的装置，其中，所述占空比校正器进一步包括：
第五晶体管，包括第五栅极端子和第五漏极端子，所述第五栅极端子耦接至所述控制电压；
第六晶体管，包括第六栅极端子和第六漏极端子，所述第六栅极端子耦接至所述控制电压。
6.根据权利要求4所述的装置，其中，所述第三漏极端子和所述第四漏极端子耦接至所述输出端子。
7.根据权利要求4所述的装置，其中：
所述第一晶体管的大小由第一面积表征；
所述第三晶体管的大小由第二面积表征，所述第二面积小于所述第一面积。
8.根据权利要求6所述的装置，其中，所述第五漏极端子耦接至所述第三晶体管并且所述第六漏极端子耦接至所述第四晶体管。
9.根据权利要求1所述的装置，其中，所述占空比传感器与工作频率相关联，所述占空比传感器的工作频率低于所述信号频率。
10.一种通信系统，包括：
通信信道，用于接收数据信号；
信号处理模块，被配置为均衡所述数据信号；
时钟数据恢复装置，被配置为基于处理过的所述数据信号生成第一时钟信号；
占空比校正装置，被配置为基于所述第一时钟信号生成校正过的时钟信号，其中，所述占空比校正装置包括：
输入端子，用于接收所述第一时钟信号；
第一对晶体管，被配置为经由所述输入端子接收所述第一时钟信号并且输出第二时钟信号；
输出节点，耦接至所述第二时钟信号；
占空比传感器，被配置为基于所述第二时钟信号生成第一校正信号；以及
占空比校正器，被配置为基于所述第一校正信号生成第二校正信号，所述占空比校正器包括第二对晶体管，所述第二校正信号耦合至所述输出节点。
11.根据权利要求10所述的系统，其中，所述信号处理模块包括连续时间线性均衡器。
12.根据权利要求10所述的系统，其中，所述信号处理模块进一步包括可变增益放大器。
13.根据权利要求10所述的系统，其中，所述时钟数据恢复装置被配置为生成四个时钟相位。
14.根据权利要求10所述的系统，其中，所述占空比传感器包括一个或多个反相器。
15.根据权利要求10所述的系统，其中，所述占空比校正装置进一步包括用于生成占空比控制电压的DAC模块。
16.根据权利要求15所述的系统，其中，所述占空比校正器进一步包括第三对晶体管，所述第三对晶体管被配置为生成施加到所述第二对晶体管的控制信号。
17.根据权利要求15所述的系统，其中，所述DAC模块被配置为将占空比控制信号转换为所述占空比控制电压。
18.根据权利要求10所述的系统，其中，所述时钟数据恢复装置耦接至分频器装置。
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