CN108227614A

CN108227614A - 一种基于fpga的数据流控制模块、控制方法及电路

Info

Publication number: CN108227614A
Application number: CN201810074411.3A
Authority: CN
Inventors: 王凯
Original assignee: Zhengzhou Yunhai Information Technology Co Ltd
Current assignee: Zhengzhou Yunhai Information Technology Co Ltd
Priority date: 2018-01-25
Filing date: 2018-01-25
Publication date: 2018-06-29

Abstract

本发明实施例公开了一种基于FPGA的数据流控制模块、控制方法及电路，属于芯片设计领域。基于FPGA的数据流控制模块，包含外围设备总线接口、随机存取存储器、随机存取存储器控制器、主端重配置模块、流控制门控逻辑模块。通过读取数据流控制模块所连接从设备的身份及状态信息，并将身份及状态信息映射在内部的随机存取存储器对应的区域内；根据内部读取的从设备状态信息判断从设备是否可能发生数据堵塞，或根据传输的从设备信号判断从设备是否数据将要溢出或将要空闲，从而需要改变传输速率。本发明解决了外设接口端堵塞或闲置状态的产生，有效的提高外设总线的利用率；具有能根据实际传输情况，调节传输速率，降低功耗的优点。

Description

一种基于FPGA的数据流控制模块、控制方法及电路

技术领域

本发明涉及芯片设计领域，具体涉及硬件之间进行数据传输过程中数据通讯接口的通用数据流控设计。

背景技术

由于FPGA具有速度快、效率高、灵活稳定、集成度高等优点，所以在硬件逻辑验证与设计中是十分必要的。在串行通信中，因为串行总线上一般只有数据线和时钟线，串口之间多采用对数据包进行分类，以达到主从端配置信息的交流。因此，在串行通信中添加流量控制逻辑模块可以加速主从设备交流，防止出现数据堵塞或闲置状态。在论述了逻辑原理的基础上，提出了硬件实现原理，并用Verilog硬件描述语言实现数据流控制逻辑，验证了方案的可行性。

常规外设接口如SPI、UART、IIC等，并没有主端和从端交流的单独信号，所以当出现堵塞时，仅能依靠CPU进行调节，占用时间较长，影响其他IP的使用。所以需要采用流量控制逻辑，对外设接口的IP进行控制，获取外设内部状态寄存器值，在控制模块内，进行传输状态判断以及预测，并对其调整。

现有技术存在的主问题有：1)主从端无法沟通，易产生堵塞或闲置状态；2)主端无法根据实际传输情况，重新配置寄存器，调节传输速度；3)不同串口的配置，以及修改配置信息时，使用软件实现，延迟较大。

发明内容

本发明为解决常规外设接口如SPI、UART、IIC，主从端无法沟通，易产生堵塞或闲置状态的技术问题。为此，本发明提供一种基于FPGA的数据流控制模块及控制方法，它具有能根据实际情况调节传输速率，降低功耗的优点。

为了实现上述目的，本发明采用如下技术方案。

提供一种基于FPGA的数据流控制模块，包含：

外围设备总线接口(advanced peripheral bus，简称APB)，用于传输外围设备总线信号，获取设备(简称dev)状态信号；

随机存取存储器(Random access memory，简称RAM)，包含若干个区域，所述若干个区域用于分别映射设备的状态信息；

随机存取存储器控制器(Random access memory controller，简称RAMcontroller)，用于对设备数据分类，并分别存储到随机存取存储器中的区域中。

主端重配置模块(Master reconfig模块)，用于当随机存取存储器中设备内的传输状态变化过快时，提高基于FPGA的数据流控制模块所连接的从端的数据传输速率。

流控制门控逻辑模块(Fc gating logic模块)，用于传输从设备信号，通知基于FPGA的数据流控制模块所连接的从端改变接收或发送数据速率。

一种基于FPGA的数据流控制方法，包括步骤：

读取数据流控制模块所连接从设备的身份及状态信息，并将身份及状态信息映射在内部的随机存取存储器对应的区域内；

根据内部读取的从设备状态信息判断从设备是否可能发生数据堵塞，或根据传输的从设备信号判断从设备是否数据将要溢出或将要空闲，从而需要改变传输速率。

优选的，根据内部读取的从设备状态信息判断从设备是否可能发生数据堵塞，包括以下步骤：根据从设备内部先入先出队列(First Input First Output，简称FIFO)，比较先入先出队列剩余存储空间与状态机跳转频率，得到从设备的运行状况，当从设备内的传输状态变化过快时，判断为数据即将大量传输，可能发生数据堵塞，提高传输速率。

优选的，根据传输的从设备信号判断从设备是否数据将要溢出或将要空闲，从而需要改变传输速率，包括以下步骤：获取从从设备发出的ae、id、af信号，确定是否需修改配置以及传输速率，通知从设备改变传输速率。

优选的，从设备为外设SPI0或UART接口从设备的一种或多种。

一种基于FPGA的数据流控制电路，包括：

包括基于FPGA的数据流控制模块、以及通过总线与其互连的SPI接口主设备或UART,以及通过APB/AXI/AHB总线互连的流控制从设备、SPI接口从设备或UART,基于FPGA的还通过ae、id、af信号与流控制从设备通信。SPI接口主设备与SPI接口从设备连接。UART设备间互相连接。

本发明的有益效果：

本发明解决了外设接口端堵塞或闲置状态的产生，有效的提高外设总线的利用率；根据实际传输情况，调节传输速率，降低功耗。

集成了多个串口模块的配置信息与控制方式的映射RAM，能控制修改外设的SPI0或UART接口从设备传输速率。采用硬件自控配置信息，时间延迟小。

附图说明

图1是实施例1基于FPGA的数据流控制模块的原理图。

图2是实施例2的连接示意图。

具体实施方式

下面结合附图与实施例对本发明作进一步说明。

实施例1

如图1所示，一种基于FPGA的数据流控制模块，包含：

外围设备总线接口Apb_interface，用于传输APB总线信号，获取dev状态信号；

RAM模块，包含区域dev0、dev1、……，用于分别映射设备dev0、dev1、……的状态信息；

RAM controller模块，用于对设备数据分类，并分别存储到随机存取存储器中的区域中。

Reconfig ms_dev模块(Master reconfig模块)，用于当随机存取存储器中设备内的传输状态变化过快时，提高基于FPGA的数据流控制模块所连接的从端的数据传输速率。

Fc gating logic for sl_dev模块(Fc gating logic模块)，用于传输从设备ae、id、af信号，通知基于FPGA的数据流控制模块所连接的从端改变接收或发送数据速率。

实施例2

如图2所示，应用基于FPGA的数据流控制模块的电路，包括通过APB/AXI/AHB总线互连的基于FPGA的数据流控制模块FC master、SPI接口主设备SPI 0master、UART0,以及通过APB/AXI/AHB总线互连的流控制从设备FC slave、SPI接口从设备SPI 0slave、UART1,数据流控制模块FC master还通过ae_m、id_m、af_m、ae_s、id_s、af_s信号与流控制从设备FCslave通信。SPI 0master与SPI 0slave连接。UART设备间互相连接。

使用Altera公司的可编程逻辑器件设计软件Quartus生成RAM IP；数据流控制过程为：

划分RAM区域，分别映射dev0,dev1,dev2,dev3的状态信息，读取数据流控制模块FCmaster所连接从设备SPI 0master、UART0、SPI 0slave、UART1的身份及状态信息，并将身份及状态信息映射在内部的随机存取存储器对应的区域dev0、dev1,dev2,dev3内；

根据SPI从设备内部先入先出队列(First Input First Output，简称FIFO)，比较先入先出队列剩余存储空间与状态机跳转频率，得到SPI从设备的运行状况，当从设备内的传输状态变化过快时，判断为数据即将大量传输，可能发生数据堵塞，提高传输速率。

获取从UART从设备发出的ae、id、af信号，确定是否需修改配置以及传输速率，通知UART从设备改变传输速率。

本实施例基于FPGA的数据流控制模块用于监督和调整外设接口的数据流量，提高了传输的效率和外设总线的利用率，解决了数据滞留和总线频繁空闲问题。通过APB/AXI/AHB总线，CPU可以读到RAM里的数据，使基于FPGA的数据流控制模块能够与上级或CPU及时沟通。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims

1.一种基于FPGA的数据流控制模块，其特征在于，包含：

外围设备总线接口，用于传输外围设备总线信号，获取设备状态信号；

随机存取存储器，包含若干个区域，所述若干个区域用于分别映射设备的状态信息；

随机存取存储器控制器，用于对设备数据分类，并分别存储到随机存取存储器中的区域中；

主端重配置模块，用于当随机存取存储器中设备内的传输状态变化过快时，提高基于FPGA的数据流控制模块所连接的从端的数据传输速率；

流控制门控逻辑模块，用于传输从设备信号，通知基于FPGA的数据流控制模块所连接的从端改变接收或发送数据速率。

2.一种基于FPGA的数据流控制方法，其特征在于，包括步骤：

3.如权利要求2所述的基于FPGA的数据流控制方法，其特征在于，根据内部读取的从设备状态信息判断从设备是否可能发生数据堵塞，包括以下步骤：根据从设备内部先入先出队列，比较先入先出队列剩余存储空间与状态机跳转频率，得到从设备的运行状况，当从设备内的传输状态变化过快时，判断为数据即将大量传输，可能发生数据堵塞，提高传输速率。

4.如权利要求2所述的基于FPGA的数据流控制方法，其特征在于，根据传输的从设备信号判断从设备是否数据将要溢出或将要空闲，从而需要改变传输速率，包括以下步骤：获取从从设备发出的ae、id、af信号，确定是否需修改配置以及传输速率，通知从设备改变传输速率。

5.如权利要求2-4所述的任一基于FPGA的数据流控制方法，其特征在于，从设备为外设SPI0或UART接口从设备的一种或多种。

6.一种基于FPGA的数据流控制电路，其特征在于，包括：

基于FPGA的数据流控制模块、以及通过总线与其互连的SPI接口主设备或UART,以及通过APB/AXI/AHB总线互连的流控制从设备、SPI接口从设备或UART,基于FPGA的还通过ae、id、af信号与流控制从设备通信；SPI接口主设备与SPI接口从设备连接；UART设备间互相连接。