CN108134655A - 一种确定通信链路状态的方法及控制器 - Google Patents
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Abstract
本申请实施例提供了一种确定通信链路状态的方法及控制器，其中，该方法包括：生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求；在接收到所述对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志；根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态。本申请实施例提高了检测串行/解串器在通信链路中的通信状态的可靠性。
Description
技术领域
本申请涉及通信及软件技术领域，具体而言，涉及一种确定通信链路状态的方法及控制器。
背景技术
在高速通信领域中使用串行通信方案已经成为主流，这使得串行/解串器成为高速通信中不可或缺的一环，串行/解串器芯片的使用可以使开发人员的设计更加简便，但也增加了串行/解串器芯片控制器的设计要求，好的串行/解串器芯片控制器是整个通信链路可靠性的保证。
串行/解串器芯片控制器就是根据开发人员的时序需求控制芯片的电源开关、同步和工作。目前的串行/解串控制器主要是根据接收的对端串行/解串器芯片发送的时钟信号状态和目标串行/解串器芯片的时钟状态信号作为确定通信链路连接的标准，这种只以串行/解码器芯片输出的时钟锁定状态信号为依据，控制芯片开关、同步和工作时序的控制器，只能确定接收链路单路的状态，无法判断发射链路的状态。
综上，现有技术中，通信链路的检测方法不可靠，无法可靠的检测串行/解串器在通信链路中的通信状态。
发明内容
有鉴于此，本申请的目的在于提供一种确定通信链路状态的方法及控制器，以提高检测串行/解串器在通信链路中的通信状态的可靠性。
第一方面，本申请实施例提供了一种确定通信链路状态的方法，包括：
生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求；
在接收到所述对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志；
根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态。
结合第一方面，本申请实施例提供了第一方面的第一种可能的实施方式，在所述生成通信链路建立请求之前，所述方法还包括：
等待第一设定时间，使得所述目标串行/解串器芯片内锁相环电路的初始化；
在所述初始化完成后，将强同步信号置为有效；
在将所述强同步信号置为有效后，等待第二设定时间，将所述强同步信号重新置为无效。
结合第一方面或第一方面的第一种可能的实施方式，本申请实施例提供了第一方面的第二种可能的实施方式，所述通信链路建立请求按照设定频率生成。
结合第一方面的第一种可能的实施方式，本申请实施例提供了第一方面的第三种可能的实施方式，在获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志之前，还包括；
确定所述目标串行/解串器芯片的时钟信号状态为锁定状态。
结合第一方面的第三种可能的实施方式，本申请实施例提供了第一方面的第四种可能的实施方式，所述根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，包括：
若解析获取的所述对端串行/解串器芯片的时钟信号状态为锁定状态且所述应答标志为有效应答，则确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为连接状态。
结合第一方面的第四种可能的实施方式，本申请实施例提供了第一方面的第五种可能的实施方式，在所述确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为连接状态之后，所述方法还包括：
将所述目标串行/解串器芯片的发射数据链路置为有效，使得用户端的数据能够通过所述目标串行/解串器芯片传输至所述对端串行/解串器芯片。
结合第一方面的第五种可能的实施方式，本申请实施例提供了第一方面的第六种可能的实施方式，所述方法还包括：
监测所述目标串行/解串器芯片的时钟信号状态；
当监测到所述时钟信号状态为失锁后，将所述目标串行/解串器芯片的发射数据链路置为无效，并通知所述用户端停止发送数据。
结合第一方面的第三种可能的实施方式，本申请实施例提供了第一方面的第七种可能的实施方式，所述根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，包括：
若解析获得的所述对端串行/解串器芯片的时钟信号状态为非锁定状态、和/或，所述应答标志为无效应答，则确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为未连接状态，将所述强同步信号重新置为有效。
结合第一方面的第七种可能的实施方式，本申请实施例提供了第一方面的第八种可能的实施方式，所述将所述强同步信号重新置为有效后，所述方法还包括：
等待所述第二设定时间，将所述强同步信号置为无效后，执行所述生成通信链路建立请求的步骤。
第二方面，本申请实施例提供了一种控制器，包括：
生成模块，用于生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求。
获取模块，用于在接收到所述对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志。
确定模块，用于根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态。
与现有技术中相比，本申请中控制器提前生成的通信链路建立请求，之后控制目标串行/解串器芯片向对端串行/解串器芯片发送该通信链路建立请求，在接收到对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志，因为能够解析出该通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志时，目标串行/解串器芯片的时钟信号状态必然为锁定状态，则能够根据对端串行/解串器芯片的时钟信号状态以及应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，从而能够同时检测发射链路和接收链路的通信状态。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本申请实施例所提供的第一种确定通信链路状态的方法流程图；
图2示出了本申请实施例所提供的第二种确定通信链路状态的方法流程图；
图3示出了本申请实施例所提供的第三种确定通信链路状态的方法流程图；
图4示出了本申请实施例所提供的一种控制器的结构示意图；
图5示出了本申请实施例所提供的一种控制器的具体结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例1
本申请实施例1提供了一种确定通信链路状态的方法，其流程图如图1所示，具体步骤包括如下：
S100，生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送通信链路建立请求。
本申请实施例1中，是由与目标串行/解串器芯片连接的控制器来确定目标串行/解串器芯片与对端串行/解串器芯片之间的通信链路状态的。
串行/解串器芯片具有电源控制模块、时钟锁相环模块、时钟恢复模块、时序控制模块、串并转换模块和并串转换模块等，并有相应的控制引脚，状态信号输出引脚。
由于当前高速通信多采用串行通信方式，就需要目标串行/解串器芯片中的并串转换模块先将客户端发出的并行数据转换为串行数据发送至对端的串并转换模块，再由对端的串并转换模块将串行数据转换为并行数据后发送至对端的用户端。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，在步骤S100中，在生成通信链路建立请求之前，还包括如图2所示的方法流程图，具体步骤如下：
S200，等待第一设定时间，使得目标串行/解串器芯片内锁相环电路的初始化。
控制器在通电后，会等待一段时间来待目标串行/解串器芯片内锁相环电路进行初始化，这样能够使得目标串行/解串器芯片能够发出稳定的时钟信号，这里的第一设定时间可以为提前设置好的时间长度，这个第一设定时间能够保证目标串行/解串器芯片内锁相环电路已完成初始化。
S210，在初始化完成后，将强同步信号置为有效。
控制器在确定目标串行/解串器芯片内锁相环电路的初始化后，即确定等待了第一设定时间后，将控制器中的强制同步控制引脚置为有效，使得目标串行/解串器芯片向对端串行/解串器芯片发送一个强制同步控制信号，以便控制对端串行/解串器芯片和目标串行/解串器芯片的接收频率在同一频率。
S220，在将该强同步信号置为有效后，等待第二设定时间，将强同步信号重新置为无效。
在将该强同步信号置为有效后，由于目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求与目标串行/解串器芯片向对端串行/解串器芯片强制同步控制信号是通过同一个发射端完成的，所以在确保间隔第二设定时间后，即对端串行/解串器芯片接收到该强制同步控制信号后，需要重新将强同步信号置为无效，以便使得目标串行/解串器能够向对端串行/解串器发送通信链路建立请求。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，通信链路建立请求按照设定频率生成。
这里按照设定频率生成后，会及时控制目标串行/解串器芯片将该通信链路建立请求发至对端串行/解串器芯片，这样重复性的发送通信链路建立请求是为了保证对端串行/解串器芯片能够接收到该通信链路建立请求。
S110，在接收到对端串行/解串器芯片通过目标串行/解串器芯片返回的通信链路建立请求应答后，获取通信链路建立请求应答中包括的对端串行/解串器芯片的时钟信号状态以及应答标志。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，在步骤S110中的在获取通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志之前，还包括：
确定目标串行/解串器芯片的时钟信号状态为锁定状态。
具体的，这里是确定目标串行/解串器芯片中的串并转换模块的时钟信号状态为锁定状态，这样才能够从对端发来的通信链路建立请求应答中解析到对端串行/解串器芯片的时钟信号状态以及应答标志。
这里的应答标志可以为有效标志或者无效标志，有效应答标志表示对端串行/解串器芯片接收到了目标串行/解串器发送的通信链路建立请求，无效标志为未接收到。
S120，根据对端串行/解串器芯片的时钟信号状态以及应答标志确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，步骤S120中的根据对端串行/解串器芯片的时钟信号状态以及应答标志确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态，包括：
若解析获取的对端串行/解串器芯片的时钟信号状态为锁定状态且应答标志为有效应答，则确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态为连接状态。
因为在能够解析对端目标串行/解串器芯片发送来的通信链路建立请求应答，则说明目标串行/解串器芯片目前的时钟信号状态为锁定状态，此时，若解析获取的对端串行/解串器芯片中的时钟信号状态为锁定状态，而且确定对端串行/解串器芯片也接收到通信链路建立请求后，则确认目标串行/解串器芯片与对端串行/解串器芯片之间的通信链路状态为连接状态。
这里，确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态为连接状态，指的是控制器确定了目标串行/解串器芯片与对端串行/解串器之间的通信链路是连接的，如果对端的控制器想要确定对端串行/解串器芯片是否与该目标串行/解串器芯片的通信链路状态，则需要重复本端控制器的执行步骤。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，本申请实施例1中的通信链路建立请求可以是握手消息帧，通信链路建立请求应答也可以是与通信链路建立请求有相同格式的握手消息帧。
较佳地，生成的通信链路建立请求如握手消息帧中包括目标串行/解串器芯片的时钟状态信号和应答标志，这样对端串行/解串器芯片接收到后，就可以确定该目标串行/解串器芯片的状态，当对端将通信链路建立请求应答即相同格式的握手消息帧发过来时，若从该通信链路建立请求应答中获取到对端串行/解串器芯片的时钟信号状态为锁定时，且对方接收到的通信链路建立请求中携带的目标串行/解串器芯片的时钟信号状态为锁定时，则可以确定目标串行/解串器芯片与对端串行/解串器之间的通信链路是连接的。
下面以一个具体例子进行阐述：
目的串行/解串器芯片为A芯片，对端串行/解串器芯片为B芯片，控制器控制A芯片与B芯片建立通信链路，会通过A芯片向B芯片发送第一握手消息帧，该第一握手消息帧含有A芯片的时钟信号状态和一个应答标志a，在接收到B芯片发送的第二握手消息帧后，当A芯片的时钟信号状态为锁定时，解析得到第二握手消息帧中B芯片的时钟信号状态和B的应答标志b,这里通过A芯片首次向B芯片发送第一握手消息帧时，因为此前并未接收到B芯片发送的握手消息帧，所以应答标志a标记为无效，而若B芯片的应答标志b为有效时，则说明芯片B接收到了芯片A的时钟信号状态为锁定的。
可见，第一握手消息帧和第二握手消息帧的格式是相同的。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，在确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为连接状态之后，该方法还包括：
将目标串行/解串器芯片的发射数据链路置为有效，使得用户端的数据能够通过目标串行/解串器芯片传输至对端串行/解串器芯片。
在通信链路未连接时，并不会将目标串行/解串器芯片的发射数据链路置为有效，用户端也无法通过目标串行/解串器芯片无法向对端串行/解串器芯片发送数据。
此外，控制器在接收到对端串行/解串器芯片发来的对端客户端的数据后，会对该数据进行标记，将标记为有效的数据发送与控制器相连的用户端。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，该方法还包括如图3所示的流程图，具体步骤如下：
S300，监测目标串行/解串器芯片的时钟信号状态。
这里，可以通过实时监测的方式进行监测，这样可以及时获取到通信链路的状态，便于及时采取相应措施。
S310，当监测到时钟信号状态为失锁后，将目标串行/解串器芯片的发射数据链路置为无效，并通知用户端停止发送数据。
当监测到目标串行/解串器芯片与对端串行/解串器芯片之间的通信链路中断后，将目标串行/解串器芯片的发射数据链路置为无效，并通知用户端停止发送数据，以防止用户发送的数据被丢失，在通知用户端停止发送数据之后重新建立通信链路。
当确定目标串行/解串器芯片的时钟信号失锁后，确定通信链路状态为未连接，此时将目标串行/解串器芯片的发射数据链路置为无效。
一种较佳的实施方式，在本申请实施例1提出的技术方案中，在步骤S120中，根据对端串行/解串器芯片的时钟信号状态以及应答标志确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，包括：
若解析获得的对端串行/解串器芯片的时钟信号状态为非锁定状态、和/或，应答标志为无效应答，则确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态为未连接状态。
当确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为未连接状态时，需要将强同步信号重新置为有效，在将强同步信号置为有效后，等待第二设定时间，将强同步信号置为无效后，执行生成通信链路建立请求的步骤。
通信链路建立请求可以握手消息帧，可见，本申请实施例1采用同时使用时钟状态信号和特殊的握手机制，建立的双向通信链路可靠性高，且能够实时检测通信链路的状态。
实施例2
本申请实施例2提供了一种控制器，用于确定实施例1中提出的目标串行/解串器芯片与对端串行/解串器芯片之间的通信链路状态，如图4所示，包括：生成模块401、获取模块402和确定模块403。
生成模块401，用于生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求。
获取模块402，用于在接收到所述对端串行/解串器芯片通过目标串行/解串器芯片返回的通信链路建立请求应答后，获取通信链路建立请求应答中包括的对端串行/解串器芯片的时钟信号状态以及应答标志。
确定模块403，用于根据对端串行/解串器芯片的时钟信号状态以及应答标志确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态。
较佳地，还包括设置模块，该设置模块用于：
等待第一设定时间，使得目标串行/解串器芯片内锁相环电路的初始化。
在确定初始化完成后，将强同步信号置为有效，以及在将强同步信号置为有效后，等待第二设定时间，将强同步信号重新置为无效。
较佳地，生成模块按照设定频率生成通信链路建立请求。
较佳地，获取模块402在获取通信链路建立请求应答中包括的对端串行/解串器芯片的时钟信号状态以及应答标志之前，还用于；
确定目标串行/解串器芯片的时钟信号状态为锁定状态。
较佳地，确定模块403具体用于：
若解析获取的对端串行/解串器芯片的时钟信号状态为锁定状态且所述应答标志为有效应答，则确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态为连接状态。
较佳地，设置模块在确定模块确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为连接状态之后，还用于：
将目标串行/解串器芯片的发射数据链路置为有效，使得用户端的数据能够通过目标串行/解串器芯片传输至所述对端串行/解串器芯片。
较佳地，监测模块还用于监测所述目标串行/解串器芯片的时钟信号状态。
设置模块，当监测模块监测到时钟信号状态为失锁后，将目标串行/解串器芯片的发射数据链路置为无效，并通知用户端停止发送数据。
较佳地，确定模块具体用于：
若解析获得的对端串行/解串器芯片的时钟信号状态为非锁定状态，和/或，应答标志为无效应答，则确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态为未连接状态，则设置模块将强同步信号重新置为有效。
较佳地，设置模块将强同步信号重新置为有效后，等待第二设定时间，将强同步信号置为无效后，以便生成模块生成通信链路建立请求。
下面以一种具体实施例进行详细阐述：
本实施例中串行/解串器芯片包含16:1的串行器和1:16的解串器，自带同步控制引脚SYNC、解串器时钟同步状态信号引脚LOCK、时钟锁相环PLL、时钟恢复电路CDR、电源控制和时序控制等。
本实施例中的串行/解串器芯片控制器如图5所示，包括发射控制模块501、接收控制模块502以及与分别与它们连接的触角，该串行/解串器芯片控制器通过这些触角与右侧的目标串行/解串器芯片连接，左端与用户端的其他模块相连。其中，SYNC为芯片强制同步控制引脚，DIN为发射数据，TCLK为发射数据随路时钟，LOCK为芯片解串器时钟同步锁定信号，RCLK为CDR恢复时钟，ROUT为接收数据，TPWDN，RPWDN为串行器和解串器的电源开关，DEN，REN分别是发射和接收并行数据输入输出使能。
在上电复位后，该串行/解串器芯片控制器的使能置为有效，发射控制模块和接收控制模块分别将目标串行/解串器芯片中的串行器和解串器的电源开关打开，并将并行数据输入输出使能置为有效。在该串行/解串器芯片控制器中，发射控制模块501在上电复位后按照一定的时间顺序及反馈信号控制串行/解串器芯片的开关、时钟同步、发送握手消息帧和正常工作，接收控制模块502负责监测目标串行/解串器芯片输出的时钟同步锁定状态信号，校验握手消息帧，并将时钟同步状态、握手状态反馈到发射控制模块501，最后由发射控制模块501确定通信链路时钟同步和数据传输是否正常。
在本申请实施例2中，具体的是有发射控制模块501中的生成模块生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求；在接收控制模块502中的获取模块接收到所述对端串行/解串器芯片通过目标串行/解串器芯片返回的通信链路建立请求应答后，获取通信链路建立请求应答中包括的对端串行/解串器芯片的时钟信号状态以及应答标志，并将对端串行/解串器芯片的时钟信号状态以及应答标志发送至发射控制模块501中的获取模块，然后经发射控制模块501中的确定模块根据对端串行/解串器芯片的时钟信号状态以及应答标志确定目标串行/解串器芯片与对端串行/解串器芯片的通信链路状态。
由图5中，可以看到串行/解串器芯片左端的功能，可以看到，发射控制模块会与用户端的其他功能模块进行数据交互，可以向用户端发射数据标志，以及将用户发射的数据通过目标串行/解串器芯片发射出去，而接收控制模块会将接收到的数据发射至用户端。
与现有技术中相比，本申请实施例中控制器提前生成的通信链路建立请求，之后控制目标串行/解串器芯片向对端串行/解串器芯片发送该通信链路建立请求，在接收到对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志，因为能够解析出该通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志时，目标串行/解串器芯片的时钟信号状态必然为锁定状态，则能够根据对端串行/解串器芯片的时钟信号状态以及应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，从而能够同时检测发射链路和接收链路的通信状态。
串行/解串器芯片控制器在具体控制目标串行/解串器芯片时，发射控制模块501控制目标串行/解串器芯片中的串行器，接收控制模块502控制目标串行/解串器芯片中的解串器，比如接收控制模块502监测解串器的时钟信号状态。
本申请实施例所提供的进行一种确定通信链路状态的方法的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。
本申请实施例所提供的控制器可以为设备上的特定硬件或者安装于设备上的软件或固件等。本申请实施例所提供的装置，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，装置实施例部分未提及之处，可参考前述方法实施例中相应内容。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，前述描述的系统、装置和单元的具体工作过程，均可以参考上述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释，此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围。都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种确定通信链路状态的方法，其特征在于，包括：
生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求；
在接收到所述对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志；
根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态。
2.根据权利要求1所述的方法，其特征在于，在所述生成通信链路建立请求之前，所述方法还包括：
等待第一设定时间，使得所述目标串行/解串器芯片内锁相环电路的初始化；
在所述初始化完成后，将强同步信号置为有效；
在将所述强同步信号置为有效后，等待第二设定时间，将所述强同步信号重新置为无效。
3.根据权利要求1或2所述的方法，其特征在于，所述通信链路建立请求按照设定频率生成。
4.根据权利要求2所述的方法，其特征在于，在获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志之前，还包括；
确定所述目标串行/解串器芯片的时钟信号状态为锁定状态。
5.根据权利要求4所述的方法，其特征在于，所述根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，包括：
若解析获取的所述对端串行/解串器芯片的时钟信号状态为锁定状态且所述应答标志为有效应答，则确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为连接状态。
6.根据权利要求5所述的方法，其特征在于，在所述确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为连接状态之后，所述方法还包括：
将所述目标串行/解串器芯片的发射数据链路置为有效，使得用户端的数据能够通过所述目标串行/解串器芯片传输至所述对端串行/解串器芯片。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
监测所述目标串行/解串器芯片的时钟信号状态；
当监测到所述时钟信号状态为失锁后，将所述目标串行/解串器芯片的发射数据链路置为无效，并通知所述用户端停止发送数据。
8.根据权利要求4所述的方法，其特征在于，所述根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态，包括：
若解析获得的所述对端串行/解串器芯片的时钟信号状态为非锁定状态，和/或，所述应答标志为无效应答，则确定目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态为未连接状态，将所述强同步信号重新置为有效。
9.根据权利要求8所述的方法，其特征在于，所述将所述强同步信号重新置为有效后，所述方法还包括：
等待所述第二设定时间，将所述强同步信号置为无效后，执行所述生成通信链路建立请求的步骤。
10.一种控制器，其特征在于，包括：
生成模块，用于生成通信链路建立请求，控制目标串行/解串器芯片向对端串行/解串器芯片发送所述通信链路建立请求；
获取模块，用于在接收到所述对端串行/解串器芯片通过所述目标串行/解串器芯片返回的通信链路建立请求应答后，获取所述通信链路建立请求应答中包括的所述对端串行/解串器芯片的时钟信号状态以及应答标志；
确定模块，用于根据所述对端串行/解串器芯片的时钟信号状态以及所述应答标志确定所述目标串行/解串器芯片与所述对端串行/解串器芯片的通信链路状态。
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