CN108133957A - Pmos晶体管结构及其形成方法 - Google Patents
Pmos晶体管结构及其形成方法 Download PDFInfo
- Publication number
- CN108133957A CN108133957A CN201810017869.5A CN201810017869A CN108133957A CN 108133957 A CN108133957 A CN 108133957A CN 201810017869 A CN201810017869 A CN 201810017869A CN 108133957 A CN108133957 A CN 108133957A
- Authority
- CN
- China
- Prior art keywords
- substrate
- channel region
- etching
- pmos transistor
- occluding device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 41
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 19
- 239000003575 carbonaceous material Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 13
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 12
- 238000000407 epitaxy Methods 0.000 claims description 11
- 238000011065 in-situ storage Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 150000001721 carbon Chemical group 0.000 claims description 6
- 239000001569 carbon dioxide Substances 0.000 claims description 6
- 229910002092 carbon dioxide Inorganic materials 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 6
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 6
- 229910018503 SF6 Inorganic materials 0.000 claims description 5
- 230000035755 proliferation Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 239000010703 silicon Substances 0.000 description 7
- 239000012212 insulator Substances 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- -1 carbon ion Chemical class 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 239000011796 hollow space material Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005713 exacerbation Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种PMOS晶体管结构及其形成方法，涉及基本电子元器件技术领域。所述晶体管包括衬底、栅极结构、沟道区以及源、漏区，该半导体结构还包括球形阻断装置，以及位于衬底与沟道区界面处、衬底与源、漏区界面处的含碳材料层，其中所述球形阻断装置设置于衬底中且位于所述源、漏区和所述沟道区下方，所述球形阻断装置为空腔或填充有绝缘介质，所述含碳材料层位于沟道区下方的位置中碳、硅原子重量比为1：（0.7‑2.4），形成的半导体结构漏电流显著降低，电学性能得到明显提升，并且本发明中形成该半导体结构的方法工艺简单，成本低廉，引入杂质少，能够进一步改善半导体结构的性能。
Description
技术领域
本申请涉及半导体领域，尤其涉及半导体结构及其形成方法，PMOS晶体管及其形成方法。
背景技术
现有的半导体结构中，随着MOS器件特征尺寸的不断减小，导致沟道长度变短，由于宽度也将按同比例缩小，如此会导致严重的短沟道效应。这是因为当漏极加上高电压时，由于栅很短，源极同时受到漏极电场的影响，在此电场影响下，源结势垒降低，并且漏极耗尽层扩展，甚至跟源结的耗尽区相连，因此使器件无法关断，产生较大的漏电流。随着沟道长度进一步缩短，短沟道效应更加明显，严重恶化晶体管器件的阈值电压。
为解决上述技术问题，本发明提出一种MOS晶体管的结构以及形成该结构的方法，具体的，在半导体衬底中形成球形阻断装置，使其位于源、漏区以及沟道区域的下方，能够削弱源、漏之间的耦合电容，降低该球形阻断装置附近的电流泄漏，从而实现对晶体管器件的有效关断。在形成上述具有球形阻断装置的MOS晶体管器件时，巧妙设置球形阻断装置的位置以及选择各阶段刻蚀工艺，能够保证刻蚀的精确性，避免额外刻蚀损伤，工艺简单，注入成本较低，改善器件性能。
发明内容
本发明提供了一种半导体结构，包括：衬底101、栅极结构108、沟道区106以及源、漏区107，其特征在于，所述半导体结构还包括球形阻断装置105，以及位于衬底与沟道区界面处、衬底与源、漏区界面处的含碳材料层，其中所述球形阻断装置设置于衬底中且位于所述源、漏区和所述沟道区下方，所述球形阻断装置为空腔或填充有绝缘介质，所述含碳材料层位于沟道区下方的位置中碳、硅原子重量比为1：（0.7-2.4）。
优选的，绝缘介质为氩气、氮气、二氧化碳或者六氟化硫气体。
优选的，所述球形阻断装置彼此相互隔离，且彼此之间的间隔为2-15nm，所述球形阻断装置的直径为5-10nm。
优选的，所述含碳材料层厚度为3-15nm。
一种半导体结构的形成方法，包括：提供衬底，在衬底上表面淀积第一硬掩膜，采用光刻刻蚀工艺形成多个第一刻蚀窗口，通过第一刻蚀窗口对衬底进行刻蚀形成多个第一深槽；
在所述第一深槽中部分填充氮化硅材料；在所述第一深槽未被填充的部分中通过第一原位外延工艺将其填满；进行平坦化，去除衬底上表面的第一硬掩模，露出衬底上表面；在衬底上表面淀积第二硬掩膜，采用光刻刻蚀工艺形成多个第二刻蚀窗口，通过第二刻蚀窗口对第一原位外延工艺填满的所述第一深槽进行刻蚀，形成多个第二深槽，其中第二深槽的宽度小于第一深槽；去除所述氮化硅材料；采用第二原位外延工艺填充第二深槽；进行平坦化，去除衬底上表面的第二硬掩模，露出衬底上表面；在衬底上表面淀积第三硬掩膜，采用光刻刻蚀工艺形成第三窗口，通过第三窗口对衬底进行碳掺杂；对进行碳掺杂的注沟道区进行刻蚀形成第三沟槽，在该步骤中保留沟道区底部一特定厚度的碳掺杂区域，采用第三原位外延工艺重新形成沟道区；进行退火处理，激活碳掺杂区域的碳原子，并使碳原子发生横向扩散，扩散到即将形成的源、漏区底部；在沟道区上方形成栅极结构，在沟道区域两侧的衬底中形成源、漏区。
优选的，所述特定厚度为3-15nm。
优选的，去除氮化硅材料之后形成彼此相互隔离球形阻断装置，彼此之间的间隔为2-15nm，所述球形阻断装置的直径为5-10nm。
优选的，所述球形阻断装置为空腔或填充有绝缘介质，所述绝缘介质为氩气、氮气、二氧化碳或者六氟化硫气体。
优选的，所述退火工艺之后，位于沟道区底部的碳掺杂区域中碳、硅原子重量比为1：（0.7-2.4）。
优选的，去除所述氮化硅材料采用的工艺包括各向同性刻蚀，刻蚀所述第一深槽、第二深槽以及第三深槽的工艺为各向异性刻蚀。
本发明的半导体结构中引入球形阻断装置，能够有效削弱源、漏之间的耦合电容，降低该球形阻断装置附近的电流泄漏，实现对晶体管器件的有效关断；在源、漏区以及沟道区域和衬底的界面处形成含碳材料层，可以改善MOS晶体管中的应力以及掺杂离子的扩散，避免掺杂离子聚集在源、漏区与衬底界面处，能够提高器件的导通电流，有效降低沟道区域与衬底之间的隧穿漏电流；通过对碳离子注入的注入能量和时间等因素的调节，使最终形成的器件中位于沟道区下方的含碳材料层中碳、硅原子重量比为1：（0.7-2.4），能够实现晶体管器件性能的最优化。并且在形成本发明的半导体结构时，采用特定的刻蚀工艺形成特定的沟槽，可以使工艺结果可控性强，成品率高。
附图说明
图1示意性示出本发明的PMOS晶体管结构。
图2a-图2i示意性示出本发明的PMOS晶体管制造方法各步骤对应的剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更容易被清楚的理解，下面将结合附图对本发明的具体实施例方式做进一步详细的说明。
本发明可以以许多不同的形式实施，而不应该被理解为限于本发明中描述的实施例。应当理解的是，当元件例如层、区域或衬底被称作“形成在”或“设置在”另一元件“上”时，该元件可以直接设置在所述另一元件上，或者也可以存在中间元件。
如图1所示，本发明的PMOS晶体管结构包括：衬底101，位于衬底中的球形阻断装置105，该球形阻断装置能够有效削弱源、漏之间的耦合电容，降低该球形阻断装置附近的电流泄漏，实现对晶体管器件的有效关断，位于球形阻断装置上方的源、漏区107，以及位于源、漏区107之间的沟道区域106，在源、漏区107与衬底101接触的界面上形成碳掺杂层，可以阻挡PMOS器件源、漏区掺杂离子的扩散，该碳掺杂层同样存在于沟道区域106与衬底101的界面处，位于沟道区域106上方的栅极结构108。为进一步降低晶体管器件的漏电流，还可以设置有轻掺杂源、漏结构（未示出）。
衬底101可以是硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者-族化合物衬底等；位于衬底中的球形阻断装置可以是球形空腔，其中填充氩气、氮气、二氧化碳或者六氟化硫气体。该位于沟道区域下方的球形阻断装置为多个，优选为大于等于两个，且球形阻断装置彼此相互隔离，彼此之间的间隔为2-15nm，球形阻断装置的直径优选为5-10nm，如此设置可以在保证衬底强度的前提下，尽可能最大限度的削弱源、漏之间的耦合电容，降低该球形阻断装置附近的电流泄漏，实现对晶体管器件的有效关断。源、漏区可以是通过对衬底进行离子注入工艺形成，也可以是原位外延工艺形成包含硅和/或硅锗材料的半导体层；在一个实施例中，采用外延工艺形成源、漏区时，可以形成抬升的源、漏区结构，有助于提高器件的应力。在源、漏区以及沟道区域和衬底的界面处形成含碳材料层（例如是碳化硅或碳化硅锗层），一方面源、漏区底部的含碳材料层可以改善P型MOS晶体管中掺杂离子的扩散，避免掺杂离子聚集在源、漏区与衬底界面处，能够提高器件的导通电流；另一方面，位于沟道区域下方的含碳材料层，能够有效降低沟道区域与衬底之间的隧穿漏电流。该含碳材料层厚度优选为3-15nm，该含碳材料层位于沟道区下方的位置中碳、硅原子重量比为1:0.7~1:2.4，通过研究发现，将碳、硅原子重量比规定在上述范围内，可以更进一步的降低器件的漏电流，增强导通时载流子迁移率，优选的，当硅原子质量为100质量份时，碳原子为107质量份时，能够使器件的性能最优化。对碳、硅原子重量比的测量是通过对器件含碳材料层进行X射线衍射（XRD）测试确定的。此外，栅极结构还包括侧墙、栅极绝缘层、栅极盖层以及位于栅极盖层和栅极绝缘层之间的栅电极，栅电极材料可以包含多晶硅和/或金属材料，具体设置为多晶硅层和/或金属层的单层或者叠层结构；栅极绝缘层包括氧化硅和/或氮化硅的单层或者叠层结构，在其中一个实施例中，栅极绝缘层包括依次形成在沟道区域表面的氧化硅层和氮化硅层的叠层，氧化硅层与沟道区域表面直接接触，能够改善界面特性，进一步提高器件导通时的载流子迁移率，且后续形成的氮化硅层能够辅助栅极绝缘层拥有优良的绝缘特性。栅极侧墙和栅极盖层可以同时形成，也可以是不同的两层材料层，可以选取本领域公知的氧化硅、氮化硅等介质材料形成。
下面根据附图2a-图2i对本发明的PMOS晶体管制造方法进行描述。
首先，提供衬底101，其材料可以是硅、硅锗、碳化硅、绝缘体上硅、绝缘体上锗、玻璃或者-族化合物等；在衬底101上表面淀积第一硬掩模M1，材质可以是硅的氮化物和/或氧化物，采用光刻刻蚀工艺对第一硬掩模M1进行图案化，形成多个第一刻蚀窗口，以第一刻蚀窗口为掩模，对衬底101进行刻蚀，该刻蚀工艺优选为各向异性刻蚀工艺，以基本上垂直衬底101上表面的侧壁进行刻蚀，形成第一深槽102。采用各向异性刻蚀方法形成的第一深槽102具有基本上垂直的侧壁，该刻蚀工艺的选择能够精确控制深槽的位置以及形状，使最终形成的器件的性能在可预期的范围内。
随后，在第一深沟槽102内填充一层特定厚度的氮化硅材料103，该特定厚度约等于后续形成的球形阻断装置105的直径。在填充氮化硅材料103之后，采用原位外延工艺将第一深槽102的其余部分填充满，该原位外延工艺形成的材料可以是硅、硅锗或者碳化硅。填满第一深槽102之后，去除衬底102表面上的第一硬掩模M1以及其他杂质，露出衬底101的上表面，在衬底101上表面淀积第二硬掩膜层M2，材质可以是硅的氮化物和/或氧化物，采用光刻刻蚀工艺对第二硬掩模M2进行图案化，形成多个第二刻蚀窗口，该第二刻蚀窗口的宽度小于第一刻蚀窗口的宽度，以第二刻蚀窗口为掩模对衬底101进行各向异性刻蚀，形成多个具有基本上垂直侧壁的第二深槽104，该第二深槽104位于第一深槽102所在的区域范围内，在一个较优的实施例中，第二深槽104的垂直于衬底上表面的中心轴线与第一深槽102的垂直于衬底上表面的中心轴线共线，此后在腐蚀氮化硅材料103时，可以使形成的球形阻断装置形状可控，利于调控源、漏区之间的寄生电阻以及漏电流。
在形成第二深槽104之后，先采用各向异性刻蚀工艺，以第二刻蚀窗口为掩模对氮化硅材料103进行刻蚀，之后采用各向同性刻蚀工艺，将氮化硅材料103完全去除并形成球形空腔。在本实施例中，先采用各向异性刻蚀在氮化硅材料103中刻蚀出与第二深槽同等宽度的沟槽，比采用单一的各向异性刻蚀去除氮化硅材料103效率更高，可以节约工艺时间及成本，在一个较优的实施例中，球形空腔的直径为5-10nm，彼此之间的间隔2-15nm。
随后在氩气氛围内，采用原位外延生长工艺将第二深槽填满，此时球形空腔内保留有氩气，形成阻断装置105。在另外的实施例中，还可以使用氮气、二氧化碳或者六氟化硫气体。在本实施例中，不需要附加的填充空腔工艺，便可以实现良好的阻断效果，工艺更为简化，适用于晶体管器件大规模制造，比现有技术中的在空腔内填充固体绝缘物质的工艺更简化、清洁。
之后再次对衬底101表面进行平坦化，去除第二硬掩模M2及其他杂质，露出衬底101上表面。在本发明的各实施例中，平坦化工艺可以是本领域技术人员熟知的化学机械抛光工艺或物理研磨抛光工艺。在一个优选的实施例中，进行物理研磨时，优先选择砂轮目数350-550范围内，使平坦化后的衬底表面粗糙度在8-20nm范围内，后续通过离子注入方式形成源、漏区时，可以降低源、漏区表面的缺陷密度，以抑制源、漏极的接触电阻，更进一步优化晶体管器件性能。
在衬底101上表面淀积第三硬掩模M3，材质可以是硅的氮化物和/或氧化物，采用光刻刻蚀工艺对第三硬掩模M3进行图案化，形成多个第三窗口，以第三窗口为掩模，对衬底101进行碳离子注入，以在沟道形成区域中形成碳离子的重掺杂区域。进行碳离子注入工艺时，注入能量2-15kev，注入时间5-50min。
对衬底101表面进行平坦化，去除第三硬掩模M3及其他杂质，露出衬底101上表面，淀积10-15nm厚度均匀的第四硬掩模M4（图中未示出），并将其图案化形成第四窗口，该第四窗口暴露出碳掺杂区域，通过第四窗口对碳掺杂区域进行刻蚀形成第三沟槽，并在该第三沟槽中以与衬底101相同的材料原位外延进行填充，形成沟道区域106。在一个实施例中，在采用各向异性刻蚀形成具有基本上垂直侧壁的第三沟槽时，第三沟槽底部保留有3-15nm厚度的碳掺杂区域。在另外一个较优的实施例中，第三沟槽底部及两侧的侧壁上都保留有3-15nm厚度的碳掺杂区域。
对衬底101表面进行平坦化，去除第四硬掩模M4及其他杂质，露出衬底101上表面。之后，对衬底101进行退火处理，可以是快速热退火，尖峰退火或者激光退火等本领域熟知的技术。在其中一个实施例中，快速热退火温度控制在900-1200℃，退火时间5s-90s。进行退火处理之后，激活碳掺杂区域的碳离子，使碳离子进行横向扩散，扩散到即将形成的源、漏区底部。在本发明中，碳离子存在于源、漏区与衬底的界面处以及沟道区与衬底的界面处，不仅可以避免源、漏区掺杂离子向衬底的扩散，还可以降低器件的漏电流，减小晶体管内部的晶格缺陷，提高导通状态时的载流子迁移率。在一个实施例中，经过退火工艺之后，碳掺杂区域位于沟道区下方的位置中碳、硅原子重量比为1:0.7~1:2.4，通过研究发现，将碳、硅原子重量比规定在上述范围内，可以更进一步的降低器件的漏电流，增强导通时载流子迁移率，优选的，当硅原子质量为100质量份时，碳原子为107质量份时，能够使器件的性能最优化。
在沟道区域106上表面形成栅极结构108，栅极结构108包括依次形成的栅极绝缘层、栅电极、以及栅极盖层和栅极侧墙，栅电极材料可以包含多晶硅和/或金属材料，具体设置为多晶硅层和/或金属层的单层或者叠层结构；栅极绝缘层包括氧化硅和/或氮化硅的单层或者叠层结构，在其中一个实施例中，栅极绝缘层包括依次形成在沟道区域表面的氧化硅层和氮化硅层的叠层，氧化硅层与沟道区域表面直接接触，能够改善界面特性，进一步提高器件导通时的载流子迁移率，且后续形成的氮化硅层能够辅助栅极绝缘层拥有优良的绝缘特性。
最后，采用离子注入的方法，以栅极侧墙为注入掩模对栅极结构两侧的衬底101进行P型离子掺杂，形成源、漏区域。在另外的实施例中，还可以以栅极侧墙为掩模对衬底101进行刻蚀形成第四沟槽，并在第四沟槽中原位外延形成源、漏区，以形成完整的晶体管器件。
虽然本发明披露的技术方案如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的构思范围内，均可作出各种改动和修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种PMOS晶体管结构，包括衬底、栅极结构、沟道区以及源、漏区，其特征在于，所述半导体结构还包括球形阻断装置，以及位于衬底与沟道区界面处、衬底与源、漏区界面处的含碳材料层，其中所述球形阻断装置设置于衬底中且位于所述源、漏区和所述沟道区下方，所述球形阻断装置为空腔或填充有绝缘介质，所述含碳材料层位于沟道区下方的位置中碳、硅原子重量比为1:0.7~1:2.4。
2.如权利要求1所述的PMOS晶体管，其中，所述绝缘介质为氩气、氮气、二氧化碳或者六氟化硫气体。
3.如权利要求1所述的PMOS晶体管结构，其中，所述球形阻断装置彼此相互隔离，且彼此之间的间隔为2-15nm，所述球形阻断装置的直径为5-10nm。
4.如权利要求1所述的PMOS晶体管结构，其中，所述含碳材料层厚度为3-15nm。
5.一种PMOS晶体管结构的形成方法，包括：
提供衬底，在衬底上表面淀积第一硬掩膜，采用光刻刻蚀工艺形成多个第一刻蚀窗口，通过第一刻蚀窗口对衬底进行刻蚀形成多个第一深槽；
在所述第一深槽中部分填充氮化硅材料；
在所述第一深槽未被填充的部分中通过第一原位外延工艺将其填满；
进行平坦化，去除衬底上表面的第一硬掩模，露出衬底上表面；
在衬底上表面淀积第二硬掩膜，采用光刻刻蚀工艺形成多个第二刻蚀窗口，通过第二刻蚀窗口对第一原位外延工艺填满的所述第一深槽进行刻蚀，形成多个第二深槽，其中第二深槽的宽度小于第一深槽；
去除所述氮化硅材料；
采用第二原位外延工艺填充第二深槽；
进行平坦化，去除衬底上表面的第二硬掩模，露出衬底上表面；
在衬底上表面淀积第三硬掩膜，采用光刻刻蚀工艺形成第三窗口，通过第三窗口对衬底进行碳掺杂；
对进行碳掺杂的注沟道区进行刻蚀形成第三沟槽，在该步骤中保留沟道区底部一特定厚度的碳掺杂区域，采用第三原位外延工艺重新形成沟道区；
进行退火处理，激活碳掺杂区域的碳原子，并使碳原子发生横向扩散，扩散到即将形成的源、漏区底部；
在沟道区上方形成栅极结构，在沟道区域两侧的衬底中形成源、漏区。
6.如权利要求5所述的PMOS晶体管结构的形成方法，其中，所述特定厚度为3-15nm。
7.如权利要求5所述的PMOS晶体管结构的形成方法，其中，去除氮化硅材料之后形成彼此相互隔离球形阻断装置，彼此之间的间隔为2-15nm，所述球形阻断装置的直径为5-10nm。
8.如权利要求7所述的PMOS晶体管结构的形成方法，其中，所述球形阻断装置为空腔或填充有绝缘介质，所述绝缘介质为氩气、氮气、二氧化碳或者六氟化硫气体。
9.如权利要求5所述的PMOS晶体管结构的形成方法，其中，所述退火工艺之后，位于沟道区底部的碳掺杂区域中碳、硅原子重量比为1:0.7~1:2.4。
10.如权利要求5所述的PMOS晶体管结构的形成方法，其中，去除所述氮化硅材料的工艺包括各向同性刻蚀，刻蚀所述第一深槽、第二深槽以及第三深槽的工艺为各向异性刻蚀。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810017869.5A CN108133957B (zh) | 2018-01-09 | 2018-01-09 | Pmos晶体管结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810017869.5A CN108133957B (zh) | 2018-01-09 | 2018-01-09 | Pmos晶体管结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108133957A true CN108133957A (zh) | 2018-06-08 |
| CN108133957B CN108133957B (zh) | 2020-09-01 |
Family
ID=62399578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810017869.5A Active CN108133957B (zh) | 2018-01-09 | 2018-01-09 | Pmos晶体管结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108133957B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020074598A1 (en) * | 1999-06-28 | 2002-06-20 | Doyle Brian S. | Methodology for control of short channel effects in MOS transistors |
| US20070117326A1 (en) * | 2004-07-07 | 2007-05-24 | Tan Chung F | Material architecture for the fabrication of low temperature transistor |
| CN101834206A (zh) * | 2010-04-12 | 2010-09-15 | 清华大学 | 半导体器件结构及其形成方法 |
| CN104600021A (zh) * | 2013-10-31 | 2015-05-06 | 英飞凌科技奥地利有限公司 | 形成于半导体衬底中的绝缘结构和形成绝缘结构的方法 |
-
2018
- 2018-01-09 CN CN201810017869.5A patent/CN108133957B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020074598A1 (en) * | 1999-06-28 | 2002-06-20 | Doyle Brian S. | Methodology for control of short channel effects in MOS transistors |
| US20070117326A1 (en) * | 2004-07-07 | 2007-05-24 | Tan Chung F | Material architecture for the fabrication of low temperature transistor |
| CN101834206A (zh) * | 2010-04-12 | 2010-09-15 | 清华大学 | 半导体器件结构及其形成方法 |
| CN104600021A (zh) * | 2013-10-31 | 2015-05-06 | 英飞凌科技奥地利有限公司 | 形成于半导体衬底中的绝缘结构和形成绝缘结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108133957B (zh) | 2020-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN203733804U (zh) | 晶体管 | |
| KR101020811B1 (ko) | 개선된 캐리어 이동도를 구비한 ｆｉｎｆｅｔ과 그 형성방법 | |
| US9425318B1 (en) | Integrated circuits with fets having nanowires and methods of manufacturing the same | |
| US9306019B2 (en) | Integrated circuits with nanowires and methods of manufacturing the same | |
| CN102983171B (zh) | 垂直无结环栅mosfet器件的结构及其制造方法 | |
| US20050153486A1 (en) | Method of fabricating a strained silicon channel FinFET | |
| WO2011160477A1 (zh) | 一种应变沟道场效应晶体管及其制备方法 | |
| CN101777499B (zh) | 一种基于平面工艺自对准制备隧穿场效应晶体管的方法 | |
| CN101924138A (zh) | 防止浮体及自加热效应的mos器件结构及其制备方法 | |
| CN107924941B (zh) | 隧穿场效应晶体管及其制备方法 | |
| CN110223919A (zh) | 一种降低导通电阻的屏蔽栅沟槽功率mosfet结构及其制备方法 | |
| CN101604705B (zh) | 四周环绕栅极鳍栅晶体管及其制作方法 | |
| CN108538911A (zh) | 优化的l型隧穿场效应晶体管及其制备方法 | |
| CN108133955A (zh) | Nmos晶体管结构及其形成方法 | |
| CN103579003A (zh) | 一种制作超结mosfet的方法 | |
| CN105826381B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN100550326C (zh) | 一种制作FinFET晶体管的方法 | |
| US20140227878A1 (en) | Method for Manufacturing Small-Size Fin-Shaped Structure | |
| CN108133957A (zh) | Pmos晶体管结构及其形成方法 | |
| CN110224029B (zh) | 一种半导体器件及其制作方法及包括该器件的电子设备 | |
| WO2013143031A1 (zh) | 半导体器件制造方法 | |
| CN102738161B (zh) | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 | |
| CN102931237B (zh) | 垂直非对称环栅mosfet器件的结构及其制造方法 | |
| CN107039282B (zh) | 一种制备高性能半导体场效应晶体管器件的方法 | |
| CN106558489A (zh) | 一种纳米线结构、围栅纳米线器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200721 Address after: 247100 Fuan Electronic Information Industry Park 10, Chizhou economic and Technological Development Zone, Anhui Applicant after: ANHUI ANXIN ELECTRONIC TECHNOLOGY Co.,Ltd. Address before: 050000 Unit 602, Building 40, Unit 3, 416 Huaibei Road, Yuhua District, Shijiazhuang City, Hebei Province Applicant before: Meng Jing |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: PMOS transistor structure and its formation method Granted publication date: 20200901 Pledgee: China Co. truction Bank Corp Chizhou branch Pledgor: ANHUI ANXIN ELECTRONIC TECHNOLOGY CO.,LTD. Registration number: Y2024980003211 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |