CN108121224A - 用于集成电路的电压调节控制的装置以及方法 - Google Patents

用于集成电路的电压调节控制的装置以及方法 Download PDF

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Abstract

一个实施例涉及一种控制集成电路内的电源电压调节的方法。从外部交互处理层向集成电路中的处理器发送外部中断。管芯外指令由外部交互处理层生成并被发送到处理器。管芯外指令由处理器执行，以逐个扇区地测试和调整电路内的电源电压调节。另一个实施例涉及一种控制用于集成电路的扇区的电源电压调节器的方法。命令由处理器发送并由扇区管理器翻译成比特。该比特被加载到寄存器中，以便将调节器控制电路设置成测试模式，并向模数转换器发送电源电压。还公开了其它实施例和特征。

Description

用于集成电路的电压调节控制的装置以及方法
技术领域
本公开内容涉及集成电路中的电压调节。
背景技术
现场可编程门阵列(FPGA)和其它可编程逻辑器件(PLD)典型地从外部电压调节器接收电源电压。电压调节器提供了基于目标值的固定的经调节电压。电源电压被分配到FPGA(或PLD)器件内部的电路。
发明内容
一个实施例涉及一种控制集成电路内的电源电压调节的方法。从外部交互处理层向集成电路中的处理器发送外部中断。管芯外指令由外部交互处理层生成，并被发送到处理器。管芯外指令由处理器执行，以逐个扇区地测试和调整集成电路内的电源电压调节。
另一个实施例涉及一种控制用于集成电路的扇区的电源电压调节器的方法。命令由处理器发送，并由扇区管理器翻译成比特。该比特被加载到寄存器中，以便将调节器控制电路设置成测试模式，并向模数转换器发送电源电压。
另一个实施例涉及一种集成电路，其至少包括：扇区管理器，该扇区管理器对集成电路的扇区进行管理并从处理器接收命令；测试控制寄存器，其从扇区管理器接收第一比特集合；用于该扇区的电源电压调节器；以及复用器。当测试控制寄存器中的第一比特集合指示测试模式时，输出控制信号，使得复用器选择由电压调节器输出的模拟电源电压。
另一个实施例涉及一种集成电路，其至少包括：处理器；多个扇区管理器，每个扇区管理器对集成电路的对应扇区进行管理并从处理器接收命令；处理器网络，其将处理器连接到多个扇区管理器；以及多个调节器控制电路，每个调节器控制扇区对用于集成电路的对应扇区的电源电压调节器进行控制。每个调节器控制电路包括扇区管理器，该扇区管理器确立(assert)模拟测试控制信号，该模拟测试控制信号使得第一比特集合能够被加载到测试控制寄存器中。
还公开了其它实施例和特征。
附图说明
图1示出了根据本发明的实施例的用于电压调节控制的示例性电路装置。
图2示出了根据本发明的实施例与用于电压调节控制的电路装置交互的外部控制环路的示例性结构。
图3是根据本发明的实施例的用于控制对集成电路芯片的扇区的电源电压调节的示例性过程的流程图。
图4是根据本发明的实施例的使用外部交互控制环路来在集成电路芯片内逐个扇区地控制电压调节的示例性过程的流程图。
图5是可以被布置成包括本发明各方面的现场可编程门阵列(FPGA)的简化的部分框图。
图6是能够采用本发明的技术的示例性数字系统的框图。
具体实施方式
为了降低板载电源电路的部件成本和复杂性，可以在FPGA或PLD器件内部而不是在电路板外部提供电压调节器。然而，FPGA和PLD器件内的现有电压调节器方案通常缺乏动态地监测和调整经调节电压的能力。
例如，单个电源器件可以使用一个板外电源来为若干管芯上调节器馈电，其中每个调节器为相应电力轨产生固定的标称电压。这种固定电压缺乏为了进行性能管理(例如，对于不同的性能模式，例如睡眠模式、低功率模式或高性能模式)而动态地缩放功率的灵活性。
在另一个示例中，智能电压标识符(电压ID或VID)方法使用固定熔断器设置以导出将被施加到固定标称电压的电压偏移。该电压偏移可以用于通过降低具有性能余量(performance headroom)的快速部分的电压来节省功率。或者，该电压偏移可以用于通过提高具有功率余量的慢速部分的电压来提高性能。这一固定电压偏移是“开环”方案，其缺乏动态地缩放以实现更好精确度的灵活性。
本公开内容提供了一种装置和方法，以动态地监测和调整集成电路芯片(例如，FPGA或PLD)内的管芯上电压调节器，以优化功率管理。该装置和方法提供了具有扇区架构的闭环电压调节器监测系统，以监测和处理电压读数，并相应地将电压调节器的输出电压调整到管芯上电力网。该系统包括内部/外部控制环路和基于联网微处理器的控制接口和传输系统。
本文公开的装置和方法可以有利地用于提供各种有用的器件特征。例如，可以使用该装置和方法来监测电压状态，以出于安全的目的来检测环境篡改(tampering)。作为第二示例，可以在闭环配置中使用该装置和方法以连续地监测和校准(调整)电压调节器的输出电压，以响应于PVT改变而优化性能。作为第三示例，可以将该装置和方法用于使用软件控制以使器件进入各种功率状态(包括关机、待机、低功率和高性能操作)来进行智能功率管理。作为第四示例，该装置和方法支持内部闭环操作和管芯外外部交互环路操作两者。
图1示出了根据本发明的实施例的用于电压调节控制的示例性管芯上电路装置100。该电路装置100控制到管芯上电路的经内部调节的电源(VCC)。
如图所示，该电路装置100可以包括安全器件管理器(SDM)110。SDM 110可以包括模数电压转换器(电压ADC)112和中央微处理器(网络信号处理器或NSP)114。
NSP 114可以被配置成经由全芯片处理器网络总线115向多个本地扇区管理器(LSM)116提供命令。该电压ADC 112可以从集成电路管芯的一个或多个扇区选择性地接收模拟电源电压(VCC)信号，并将它们转换成数字形式，以供NSP 114进行进一步处理。
每个LSM 116包括处理器，其被有利地配置成利用调节器控制(调节器IP)电路121来控制用于管芯上电路的对应扇区120的电压调节器124。该调节器控制电路121可以包括电压修整(FUSE_SET)寄存器122和测试控制(TEST_SET)寄存器126。如图所示，可以以串联链路来布置这两个寄存器。调节器控制电路121还可以包括模拟复用器129。
每个LSM 116都可以从NSP 114接收命令并将这些命令翻译成可以串行加载到FUSE_SET和TEST_SET寄存器的配置比特。在示例性实施方式中，向FUSE_SET和TEST_SET寄存器加载配置比特可以受ANALOG_TEST和FUSE_DATA控制信号的控制，并且FUSE_CLK时钟信号提供了用于加载FUSE_SET和TEST_SET寄存器的定时信号。
可以在正常(非测试)操作模式期间通过将ANALOG_TEST信号重设为逻辑0来禁用模拟测试。这通过仅让逻辑0比特被加载到TEST_SET寄存器中(由于TEST_SET寄存器的数据输入处的与(AND)逻辑门的一个输入为逻辑0)，使得TEST_SEL和TEST_BYPASS控制信号都被禁用，来停用测试模式。
另一方面，可以在测试模式期间通过将ANALOG_TEST信号设置为逻辑1来启用模拟测试。这通过使得来自FUSE_DATA信号所提供的一系列比特的第一段比特被加载到TEST_SET寄存器(由于TEST_SET寄存器的数据输入处的与逻辑门的一个输入为逻辑1，而另一个输入为如从FUSE_SET寄存器串行输出的FUSE_DATA信号)来激活测试模式。
被加载到FUSE_SET寄存器的比特段可以提供电压修整比特，其被馈送到电压调节器124的输入引脚。这些电压修整比特控制用于本地扇区120的电压调节器124输出的经调节电源电压(VCC)的可变修整(可变调整)。
被加载到TEST_SET寄存器的该比特段向电压调节器124和模拟复用器129提供控制比特。这些控制比特可以包括经由选择线路向本地电压调节器124提供的测试选择(TEST_SEL)比特，以及经由控制线路向模拟复用器129提供的复用器控制(TEST_BYPASS)比特。
模拟复用器129可以由TEST-BYPASS比特来控制，以可控地将用于本地扇区120的经调节电源电压(VCC)互连到模拟信号总线130。在一个实施方式中，每个列(AR-COLUMN)可以具有独立的模拟信号总线130，其可以用于选择性地将该列中的扇区之一的经调节VCC输出路由到SDM 110的电压ADC 112。
用于电压ADC 112所在的列的模拟信号总线130可以直接向电压ADC 112提供该列的模拟信号。可以使用底部路由信道(底部RC)，以将来自其它列的模拟信号路由到电压ADC112。于是，可以将任何电压调节器124的模拟电压输出(VCC)路由为到电压ADC 112的模拟输入。在示例性实施方式中，对模拟MUX 129进行控制，以使得电压ADC 112一次从单个电压调节器124接收模拟电压输出(VCC)。
电压ADC 112将模拟电压状态转换成数字，该数字读数可以由中央微处理器(NSP)114获取。中央微处理器114可以被加载有一组软件操作代码，以处理来自电压ADC 112的数字读数。
图2示出了根据本发明的实施例的与电路装置100交互的用于电压调节控制的外部控制环路的示例性结构。该外部控制环路可以使用外部交互处理层220形成。
可以通过使用被构建到中央处理器(NSP)114的外部接口信道210来激活外部交互处理层220。可以由外部交互处理层220将用户指令集合成于管芯外，并经由接口信道210将用户指令集馈送到NSP 114。
图3是根据本发明的实施例的用于为集成电路芯片的扇区控制电源电压调节的示例性过程300的流程图。该示例性过程300可以例如使用上文结合图1所述的管芯上电路装置100来执行。
根据步骤302，NSP可以向特定(选定)本地扇区管理器(LSM)发送命令以将用于该扇区的调节器控制(调节器IP)电路配置成测试模式。根据步骤304，该特定LSM将该命令翻译成第一多个配置比特。
根据步骤306，由特定LSM将第一多个配置比特加载到电压修整(FUSE_SET)寄存器和测试控制(TEST_SET)寄存器。在这种情况下，测试控制寄存器中的配置比特将调节器控制电路设置成测试模式，而电压修整寄存器中的配置比特保持(还未调整)电源电压的电压电平。
根据步骤308，由处于测试模式的调节器控制电路向电压ADC发送模拟形式的电源电压。根据步骤310，该电压ADC将电源电压转换成数字形式，并向中央处理器(NSP)提供所得的数字读数。
根据步骤312，NSP处理该数字读数并合成(产生)决策指令。根据步骤314，NSP经由处理器网络向正被调整或校准的特定LSM发送该决策指令。
根据步骤316，该特定LSM将决策指令翻译成第二多个配置比特。根据步骤318，该特定LSM将第二多个配置比特加载到电压修整和测试控制寄存器。这样调整电源电压(根据电压修整寄存器中的配置比特)并将用于相关联扇区的调节器控制电路重置为正常操作模式(根据测试控制寄存器中的配置比特)。
图4是根据本发明的实施例使用外部交互控制环路来在集成电路芯片内逐个扇区控制电压调节的示例性过程400的流程图。该示例性过程400可以例如使用上文结合图2所述的外部控制环路来执行。
根据步骤402，外部交互处理层经由接口信道向中央处理器(NSP)发送外部中断，然后发送管芯外指令。外部交互处理层可以使用在外部计算系统上执行的软件来实现。
根据步骤404，该NSP接收外部中断并执行由外部交互处理层发送的管芯外指令。管芯外指令可以包括令NSP产生命令以经由处理器网络向LSM发送的指令，以及令NSP处理从电压ADC接收的数字数据的指令。
根据步骤406，在管芯外指令的控制下，NSP可以测试和调整对管芯上一个或多个扇区的电源电压调节。这个步骤可以例如使用上文结合图3针对需要校准(测试并调整)的每个电压调节器描述的示例性过程来实施。为了生成管芯外指令以调整电源电压调节器，外部交互处理层可以获取并处理由电压ADC输出并由接口信道使其可用于外部交互处理层的数字读数。
最后，根据步骤408，NSP可以从外部中断返回。之后，可以执行正常操作的嵌入指令。
图5是可以被布置成包括本发明各方面的现场可编程门阵列(FPGA)10的简化的部分框图。应当理解，本发明的实施例可以用于多种类型的集成电路中，例如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)、数字信号处理器(DSP)和专用集成电路(ASIC)。
FPGA 10在其“核”内包括可编程逻辑阵列块(或LAB)12的二维阵列，该可编程逻辑阵列块12由不同长度和速度的列和行互连导体的网络互连。LAB 12包括多个(例如，十个)逻辑元件(或LE)。
LE是提供用于用户定义的逻辑功能的有效实现的可编程逻辑块。FPGA具有多个逻辑元件，可以被配置成实施各种组合和顺序功能。该逻辑元件可以使用可编程互连结构。可编程互连结构可以被编程以便以几乎任何期望的配置来将逻辑元件互连。
FPGA 10还可以包括分布式存储器结构，其包括在整个阵列中提供的不同尺寸的随机存取存储器(RAM)块。RAM块包括例如块14、块16和块18。这些存储器块还可以包括移位寄存器和FIFO缓存。
FPGA 10还可以包括数字信号处理(DSP)块20，其可以例如实现具有加法或减法特征的乘法器。在本示例中位于芯片外围附近的输入/输出元件(IOE)22支持许多单端和差分输入/输出标准。每个IOE 22都耦合到FPGA 10的外部端子(即，引脚)。收发器(TX/RX)信道阵列可以如图所示地布置，例如每个TX/RX信道电路30耦合到若干LAB。
要理解的是，本文仅出于例示的目的而描述FPGA 10，并且可以以许多不同类型的PLD、FPGA和ASIC来实施本发明。
图6示出了能够实现本发明的技术的示例性数字系统50的框图。系统50可以是编程的数字计算机系统、数字信号处理系统、专用数字交换网络或其它处理系统。此外，这样的系统可以被设计用于各种应用，例如电信系统、汽车系统、控制系统、消费电子装置、个人计算机、因特网通信和联网等。此外，系统50可以被提供在单个板上、多个板上或在多个外壳之内。
系统50包括通过一个或多个总线互连在一起的处理单元52、存储器单元54和输入/输出(I/O)单元56。根据本示例性实施例，FPGA 58嵌入在处理单元52中。FPGA 58可以在系统50之内用于许多不同目的。FPGA 58可以例如是处理单元52的逻辑构建块，支持其内部和外部操作。FPGA 58被编程以实施在系统操作中进行其特定任务所必需的逻辑功能。FPGA58可以通过连接60特别地耦合到存储器54，并通过连接62连接到I/O单元56。
处理单元52可以将数据导引至适当的系统部件，以进行处理或储存，执行存储器54中储存的程序，经由I/O单元56接收和发送数据，或其它类似功能。处理单元52可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程用作控制器的现场可编程门阵列，网络控制器、或任何类型的处理器或控制器。此外，在许多实施例中，常常不需要CPU。
例如，替代CPU，一个或多个FPGA 58可以控制系统的逻辑操作。作为另一个示例，FPGA 58充当可重新配置的处理器，其可以根据需要被重新编程以处理特定的计算任务。替代地，FPGA 58本身可以包括嵌入式微处理器。存储器单元54可以是随机存取存储器(RAM)、只读存储器(ROM)、固定盘介质或软盘介质、闪速存储器、磁带或任何其它储存模块或这些储存模块的任意组合。
结论
本公开内容为集成电路芯片(例如，PLD或FPGA)提供了硬件改变，以实现连续的电压监测和动态电压调整，以缩放经调节的电压输出，从而实现优化的功率和性能管理。提供了一种闭环电压调节器监测系统、外部超控(override)系统、以及基于联网的微处理器的控制/接口/传输系统。本文描述的本公开内容的创造性是一种基于扇区架构的面向软件的处理系统，其有利地用于监测和处理电压读数，以及相应地调节到管芯上电网的电压调节器的输出。还提供了一种管芯外的外部控制环路。
在以上描述中，给出了许多具体细节以提供对本发明的实施例的透彻理解。然而，对本发明的例示实施例的以上描述并非意在是穷尽的或将本发明限于所公开的精确形式。本领域技术人员将认识到，可以不用这些具体细节中的一个或多个具体细节，或利用其它方法、部件等来实践本发明。
在其它实例中，未详细示出或描述公知的结构或操作，以避免使本发明的方面模糊不清。尽管出于例示性目的在本文描述了本发明的具体实施例和示例，但本领域技术人员将认识到，在本发明的范围之内，各种等效修改都是可能的。可以参考以上具体描述对本发明做出这些修改。

Claims (18)

1.一种控制用于集成电路的扇区的电源电压调节器的方法，所述方法包括：
将命令从所述集成电路中的处理器发送到扇区管理器，以将调节器控制电路配置成测试模式；
由所述扇区管理器来翻译所述命令以生成第一多个比特；
将所述第一多个比特加载至寄存器中，以便将所述调节器控制电路设置成所述测试模式；以及
将模拟形式的电源电压从所述调节器控制电路发送到电压模数转换器。
2.根据权利要求1所述的方法，还包括：
由所述电压模数转换器将所述电源电压转换成数字读数；以及
将所述数字读数从所述电压模数转换器提供给所述处理器。
3.根据权利要求2所述的方法，还包括：
由所述处理器来处理所述数字读数，以便生成决策指令；以及
将所述决策指令从所述处理器发送到所述扇区管理器。
4.根据权利要求3所述的方法，还包括：
由所述扇区管理器将所述决策指令翻译成第二多个比特。
5.根据权利要求4所述的方法，还包括：
将所述第二多个比特加载到所述寄存器中；
基于所述第二多个比特的第一集合来调整所述电源电压的电压电平；以及
基于所述第二多个比特的第二集合将所述调节器控制电路重置成正常操作模式。
6.一种控制集成电路内的电源电压调节的方法，所述方法包括：
由所述集成电路中的处理器来接收管芯外指令；以及
由所述处理器来执行所述管芯外指令，以逐个扇区地测试和调整所述集成电路芯片内的电源电压调节。
7.根据权利要求6所述的方法，还包括：
将外部中断从外部计算机系统发送到所述集成电路中的所述处理器；
由所述外部计算机系统生成所述管芯外指令；以及
将所述管芯外指令发送到所述处理器。
8.根据权利要求6或权利要求7所述的方法，其中，测试和调整用于所述集成电路中的扇区的电源电压调节器包括：
将命令从所述处理器发送到所述扇区的扇区管理器，以将调节器控制电路配置成测试模式；
由所述扇区管理器来翻译所述命令以生成第一多个比特；
将所述第一多个比特加载到寄存器中，以便将所述调节器控制电路设置成所述测试模式；
将模拟形式的电源电压从所述调节器控制电路发送到电压模数转换器；
由所述电压模数转换器将所述电源电压转换成数字读数；以及
将所述数字读数从所述电压模数转换器提供给所述处理器。
9.根据权利要求8所述的方法，其中，测试和调整用于所述集成电路中的所述扇区的所述电源电压调节器还包括：
由所述处理器来处理所述数字读数，以便生成决策指令；以及
将所述决策指令从所述处理器发送到所述扇区管理器。
10.根据权利要求9所述的方法，其中，测试和调整用于所述集成电路中的所述扇区的所述电源电压调节器还包括：
由所述扇区管理器将所述决策指令翻译成第二多个比特。
11.根据权利要求10所述的方法，其中，测试和调整用于所述集成电路中的所述扇区的所述电源电压调节器还包括：
将所述第二多个比特加载到所述寄存器中；
基于所述第二多个比特的第一集合来调整所述电源电压的电压电平；以及
基于所述第二多个比特的第二集合将所述调节器控制电路重置成正常操作模式。
12.一种集成电路，包括：
处理器；
扇区管理器电路，所述扇区管理器电路对所述集成电路的扇区进行管理并从所述处理器接收命令；
测试控制寄存器，所述测试控制寄存器从所述扇区管理器接收第一比特集合；
用于所述扇区的电源电压调节器；以及
复用器；
其中，当所述测试控制寄存器中的所述第一比特集合指示测试模式时，输出控制信号，所述控制信号使得所述复用器选择由所述电压调节器输出的模拟电源电压。
13.根据权利要求12所述的集成电路，其中，所述扇区管理器确立模拟测试控制信号，所述模拟测试控制信号使得所述第一比特集合被加载到所述测试控制寄存器中。
14.根据权利要求12或权利要求13所述的集成电路，还包括：
电压修整寄存器，所述电压修整寄存器从所述扇区管理器接收第二比特集合；
其中，所述电压修整寄存器中的所述第二比特集合控制对所述电源电压调节器所输出的所述模拟电源电压的电压电平的调整。
15.根据权利要求14所述的集成电路，其中，所述第一比特集合和所述第二比特集合分别被串行地加载到所述测试控制寄存器和所述电压修整寄存器。
16.根据权利要求12至15中任一项所述的集成电路，还包括：
多个扇区管理器，每个扇区管理器对所述集成电路的对应扇区进行管理并从所述处理器接收命令；
处理器网络，所述处理器网络将所述处理器连接到所述多个扇区管理器；以及
多个调节器控制电路，每个调节器控制扇区对用于所述集成电路的所述对应扇区的所述电源电压调节器进行控制，
其中，每个调节器控制电路包括所述扇区管理器，并且所述扇区管理器确立模拟测试控制信号，所述模拟测试控制信号使得第一比特集合被加载到测试控制寄存器中。
17.根据权利要求16所述的集成电路，其中，每个调节器控制电路还包括复用器，并且其中，当被加载到所述测试控制寄存器中的所述第一比特集合指示测试模式时，输出控制信号，所述控制信号使得所述复用器选择由电源电压调节器输出的模拟电源电压。
18.根据权利要求16或权利要求17所述的集成电路，其中，每个调节器控制电路还包括电压修整寄存器，所述电压修整寄存器从所述扇区管理器接收第二比特集合，并且其中，所述电压修整寄存器中的所述第二比特集合控制对所述电源电压调节器所输出的所述模拟电源电压的电压电平的调整。
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