CN108092753A - 一种采用硬件内存搬移同步的热备冗余系统 - Google Patents

Abstract

本发明公开了一种采用硬件内存搬移同步的热备冗余系统，分别设置在本机和对机上，所述系统通过PCI总线连接主控制器；所述系统包括：主FPGA芯片、辅FPGA芯片和光纤转换模块；所述主FPGA芯片上设置：双机数据同步模块、主控逻辑模块、双机热备冗余模块和FIFO缓存区；用于接收主控制器的控制指令，完成同步数据的存储和同步，并与对机互相发送和接收“心跳”脉冲信号，完成主/从状态切换；所述辅FPGA芯片上设置：发送模块和接收模块；用于完成对输入输出信号的识别分类以及编解码，通过光纤换模块与对机经光纤进行通讯。本发明将本机状态参数信息与“心跳”通讯集于一块FPGA处理器中，有利于提高冗余控制模块的集成度、缩小测控设备的整体体积。

Description

一种采用硬件内存搬移同步的热备冗余系统

技术领域

本发明属于数据流传、输控制技术领域，特别涉及一种采用硬件内存搬移同步的热备冗余系统。

背景技术

随着对导弹地面测试设备高可靠性、小型化等的需求，对测试设备双机系统双机热备冗余控制逻辑、双机数据同步速度等性能做进一步提升。目前导弹的测试设备双机热备心跳信息与参数信息通讯采用不同类功能板卡实现以及采用CAN总线形式完成对双机数据的同步，控制逻辑需要的功能模块繁杂、功能分散以及同步时间受软件延时的局限。为了实现控制逻辑简单稳定可靠以及同步延时短的目标，设计将双机“心跳”信息、状态信息通讯集成于一体，数据同步采用纯硬件逻辑控制传输、实时性好，不需要协议参与，进一步提高测试设备系统中数据同步延时的瓶颈。

发明内容

本发明要解决的技术问题的突破现有导弹测试中的双机冗余机制、数据同步的同步时间限制，提供一种在现有热冗余控制与心跳信号分离、数据同步依赖软件协议的基础上针对冗余控制信息与心跳信号融合、依赖硬件数据搬移的硬件内存搬移同步的热备份冗余测控方法，采用此种方法可以实现双机冗余控制单元的小型化、可靠性，并且主备机间的数据同步时间将减少一个数量级。

为解决上述技术问题，本发明提出了一种采用硬件内存搬移同步的热备份冗余系统，所述系统包括：一种采用硬件内存搬移同步的热备冗余系统，分别设置在本机和对机上，所述系统通过PCI总线连接主控制器；其特征在于，所述系统包括：主FPGA芯片、辅FPGA芯片和光纤转换模块；

所述主FPGA芯片上设置：双机数据同步模块、主控逻辑模块、双机热备冗余模块和FIFO缓存区；用于接收主控制器的控制指令，完成同步数据的存储和同步，并与对机互相发送和接收“心跳”脉冲信号，完成主/从状态切换；

所述辅FPGA芯片上设置：发送模块和接收模块；用于完成对输入输出信号的识别分类以及编解码，通过光纤换模块与对机经光纤进行通讯。

作为上述系统的一种改进，所述FIFO缓存区划分为：输出FIFO缓存区OUT-FIFO、输入FIFO缓存区IN-FIFO和CTR-FIFO；

所述输出FIFO缓存区OUT-FIFO，用于放置输出的同步数据；

所述输入FIFO缓存区IN-FIFO，用于放置接收到的同步数据；

所述CTR-FIFO，用于放置本机的双机热备冗余模块发送的指令帧，以及接收到的対机的双机热备冗余模块发送的指令帧。

作为上述系统的一种改进，所述双机热备冗余模块包括：“心跳”信号产生单元、脉冲收发单元和切换逻辑控制单元；

所述“心跳”信号产生单元，用于产生高频数字方波作为“心跳”脉冲信号；

所述脉冲收发单元，用于向对机发送“心跳”脉冲信号，同时接收対机发送的“心跳”脉冲信号并判断其是否合格，并将判断结果传输给切换逻辑控制单元；

所述切换逻辑控制单元，用于当检测到自身启动将本机设为单机状态，如果检测到对机先启动，设置本机为从机；如果检测到对机后启动，设置本机为主机；如果双机正常工作过程中检测到对机“心跳”丢失，本机切换为单机状态；

用于接收主控制器发送的手动切换指令，将指令信息进行组帧，通过CTR-FIFO、发送模块和光纤转换模块传递到对机；捕获对机发送的帧信息，经过双机两个回合的握手通讯完成双机的主/从状态切换。

作为上述系统的一种改进，本机和对机间的“心跳”脉冲信号通过直连导线直接传输。

作为上述系统的一种改进，所述双机数据同步模块包括：SDRAM读写逻辑单元、输出FIFO控制单元和输入FIFO控制单元；

总线下发的同步数据进入主FPGA芯片中，经SDRAM读写逻辑单元写入外扩的SDRAM内存空间；

所述输出FIFO控制单元将同步数据压入输出FIFO缓存区中，通过发送模块、光纤转换模块发送至对机完成同步数据的发送；

所述光纤转换模块接收的同步数据通过接收模块，分拣出同步数据帧，进入输入FIFO缓存区，在输入FIFO控制单元的引导下，数据被自动保存至本机外扩的SDRAM内存中。

作为上述系统的一种改进，所述主控逻辑模块，用于接收主控制器发送的控制指令，根据指令的类型，分别发送到切换逻辑控制单元、SDRAM读写逻辑单元、输出FIFO控制单元和输入FIFO控制单元。

作为上述系统的一种改进，所述发送模块包括：发送分类单元、数据串行器和编码单元；所述接收模块包括：解码单元、解串器和接收分类单元。

本发明的优势在于：

本发明将本机状态参数信息与“心跳”通讯集于一块FPGA处理器中，有利于提高冗余控制模块的集成度、缩小测控设备的整体体积。基于可编程门阵列设计的数据搬移控制单元完成双机之间的数据同步，同步延时短、实时性好、不需要软件协议、灵活性强，可以提升双机数据同步时间。

附图说明

图1为本发明的采用硬件内存搬移同步的热备冗余系统的示意图；

图2为本发明的双机热备冗余模块的示意图；

图3为本发明的主控逻辑模块的示意图；

图4为本发明的双机数据同步数据保存信号流示意图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细说明。

如图1所示，本发明的系统的工作板卡左侧通过PCI总线连接主控制器；该系统包括：主FPGA芯片、辅FPGA芯片和光纤转换模块；主FPGA芯片包括：双机数据同步模块、主控逻辑模块、双机热备冗余模块和FIFO缓存区；用于接收主控制器的控制指令，完成数据的存储和同步，并与対机互相发送和接收“心跳”脉冲信号，完成主从状态切换；辅FPGA芯片包括：发送模块和接收模块；用于完成对输入输出信号的识别分类以及编解码工作，经右侧的光纤转换模块与对机通过光纤进行通讯；双机间的“心跳”脉冲信号通过直连导线连接双机的主FPGA。

图2是本发明的双机热备冗余模块结构示意图。所述双机热备冗余模块包括：“心跳”信号产生单元、脉冲收发单元和切换逻辑控制单元；

所述“心跳”信号产生单元，用于产生高频数字方波作为“心跳”脉冲信号；

所述脉冲收发单元，用于向对机发送10KHZ的“心跳”脉冲信号，同时接收检测对机发送的脉冲信号并判断其是否合格，并将结果传输给切换逻辑控制单元；

所述切换逻辑控制单元，其功能包括两个方面：

第一、当检测到自身启动将本机设为单机状态，如果检测到对机先启动，设备本机为从机；如果检测到对机后启动，设备本机为主机；如果双机正常工作过程中检测到对机“心跳”丢失，本机切换为单机状态

第二、主控制器可以通过向切换逻辑控制单元下发手动切换指令，切换逻辑控制单元将指令信息进行组帧，通过CTR-FIFO、发送模块和光纤转换模块传递到对机，同理，对机的帧信息也可以被本机的切换逻辑控制单元所捕获到，进入过双机两个回合的握手通讯完成双机的主从状态切换。

所述双机数据同步模块包括：SDRAM读写逻辑单元、输出FIFO控制单元和输入FIFO控制单元；其中，总线下发的同步数据进入主FPGA芯片中，经SDRAM读写逻辑单元写入外扩的SDRAM内存空间，同时经输出FIFO控制单元将同步数据压入输出FIFO缓存区中，进入所连接的辅FPGA中的发送模块，通过光纤转换模块发送至对端设备完成同步数据的发送。接收对机的同步数据结构类似，光纤转换模块接收的数据通过接收模块，分拣出同步数据帧，进入输入FIFO缓存区，在输入FIFO控制单元的引导下，数据被自动保存至本地外扩的SDRAM内存中。以上数据的发送和接收过程完成双机之间的基于硬件逻辑的数据通过过程。

如图3所示，所述主控逻辑模块，用于接收主控制器发送的控制指令，根据指令的类型，分别发送到切换逻辑控制单元、SDRAM读写逻辑单元、输出FIFO控制单元和输入FIFO控制单元。

所述FIFO缓存区，包括：输出FIFO缓存区OUT-FIFO、输入FIFO缓存区IN-FIFO和CTR-FIFO；

如图3所示，所述发送模块包括：发送分类单元、数据串行器和编码单元；所述接收模块包括：解码单元、解串器和接收分类单元。

图4是本发明中双机数据保存信号流程示意图。在工作时钟的驱动下以及输入FIFO控制单元和的使能信号作用下，FIFO缓存区中的数据在上升沿处写入外扩的SDRAM内存中。

本发明将双机参数通讯和“心跳”通讯集成于双机热备冗余模块中，提高系统的集成度，较之前的应用系统减少一块功能板卡以及缩小1/4的功能板卡的面积。而基于硬件逻辑搬移的数据同步操作，具有很强的实时性，同步过程数据传输没有软件延时，硬件的延时在微妙级相比较软件毫秒级的延时提高了一个数量级。在实际的热备同步应用中，将内存共享模块与双机冗余控制集成在主FPGA中，其同步实现依靠硬件逻辑，简化传输逻辑的同时解决了软件延时的问题，保证了该方法具有极高的传输速率。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种采用硬件内存搬移同步的热备冗余系统，分别设置在本机和对机上，所述系统通过PCI总线连接主控制器；其特征在于，所述系统包括：主FPGA芯片、辅FPGA芯片和光纤转换模块；

所述主FPGA芯片上设置：双机数据同步模块、主控逻辑模块、双机热备冗余模块和FIFO缓存区；用于接收主控制器的控制指令，完成同步数据的存储和同步，并与对机互相发送和接收“心跳”脉冲信号，完成主/从状态切换；

所述辅FPGA芯片上设置：发送模块和接收模块；用于完成对输入输出信号的识别分类以及编解码，通过光纤换模块与对机经光纤进行通讯。

2.根据权利要求1所述的采用硬件内存搬移同步的热备冗余系统，其特征在于，所述FIFO缓存区划分为：输出FIFO缓存区OUT-FIFO、输入FIFO缓存区IN-FIFO和CTR-FIFO；

所述输出FIFO缓存区OUT-FIFO，用于放置输出的同步数据；

所述输入FIFO缓存区IN-FIFO，用于放置接收到的同步数据；

所述CTR-FIFO，用于放置本机的双机热备冗余模块发送的指令帧，以及接收到的対机的双机热备冗余模块发送的指令帧。

3.根据权利要求2所述的采用硬件内存搬移同步的热备冗余系统，其特征在于，所述双机热备冗余模块包括：“心跳”信号产生单元、脉冲收发单元和切换逻辑控制单元；

所述“心跳”信号产生单元，用于产生高频数字方波作为“心跳”脉冲信号；

所述脉冲收发单元，用于向对机发送“心跳”脉冲信号，同时接收対机发送的“心跳”脉冲信号并判断其是否合格，并将判断结果传输给切换逻辑控制单元；

所述切换逻辑控制单元，用于当检测到自身启动将本机设为单机状态，如果检测到对机先启动，设置本机为从机；如果检测到对机后启动，设置本机为主机；如果双机正常工作过程中检测到对机“心跳”丢失，本机切换为单机状态；

用于接收主控制器发送的手动切换指令，将指令信息进行组帧，通过CTR-FIFO、发送模块和光纤转换模块传递到对机；捕获对机发送的帧信息，经过双机两个回合的握手通讯完成双机的主/从状态切换。

4.根据权利要求3所述的采用硬件内存搬移同步的热备冗余系统，其特征在于，本机和对机间的“心跳”脉冲信号通过直连导线直接传输。

5.根据权利要求3所述的采用硬件内存搬移同步的热备冗余系统，其特征在于，所述双机数据同步模块包括：SDRAM读写逻辑单元、输出FIFO控制单元和输入FIFO控制单元；

总线下发的同步数据进入主FPGA芯片中，经SDRAM读写逻辑单元写入外扩的SDRAM内存空间；

所述输出FIFO控制单元将同步数据压入输出FIFO缓存区中，通过发送模块、光纤转换模块发送至对机完成同步数据的发送；

所述光纤转换模块接收的同步数据通过接收模块，分拣出同步数据帧，进入输入FIFO缓存区，在输入FIFO控制单元的引导下，数据被自动保存至本机外扩的SDRAM内存中。

6.根据权利要求5所述的采用硬件内存搬移同步的热备冗余系统，其特征在于，所述主控逻辑模块，用于接收主控制器发送的控制指令，根据指令的类型，分别发送到切换逻辑控制单元、SDRAM读写逻辑单元、输出FIFO控制单元和输入FIFO控制单元。

7.根据权利要求5所述的采用硬件内存搬移同步的热备冗余系统，其特征在于，所述发送模块包括：发送分类单元、数据串行器和编码单元；所述接收模块包括：解码单元、解串器和接收分类单元。