CN108063143A - 一种互补晶体管器件结构及其制作方法 - Google Patents
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Abstract
本发明提供一种互补晶体管器件结构及其制作方法，在具有绝缘埋层的SiGe衬底上图形化有源区并形成在有源区内悬架于绝缘埋层上方的Ge纳米线；以所述Ge纳米线为基础制作栅极全包围的P型Ge无结晶体管和N型III‑V族半导体纳米线量子阱晶体管。本发明的互补型三维晶体管结构，相对于平面型器件，简化了源漏区域的图形设计，同时实现了寄生电阻的显著减少，明显改善了器件的静电完整性，从而具有更好的器件栅极控制能力，更适用于低功耗逻辑电路产品的应用。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种互补晶体管器件结构及其制作方法。
背景技术
随着集成电路技术的进一步发展，人们希望通过采用超薄体(UTB)如量子阱结构，来避免MOS晶体管继续按比例缩小至更小尺寸时引发更严重的短沟道效应。高电子迁移率晶体管(HEMT)的基本结构由一个调制掺杂异质结及其源漏结构组成。存在于调制掺杂异质结中的二维电子气(2-DEG)，由于不受电离杂质离子散射的影响，其迁移率非常高。HEMT是电压控制器件，栅极电压Vg可控制异质结势阱的深度，从而控制势阱中2-DEG的面密度，进而控制器件的工作电流。
对于GaAs体系的HEMT，通常其中的n-AlxGa1-xAs控制层(或势垒层)应该是耗尽的，厚度一般为数百nm，掺杂浓度为107～108/cm3。若n-AlxGa1-xAs层厚度较大、掺杂浓度又高，则在Vg＝0时就存在有2-DEG，器件为耗尽型器件，反之则为增强型器件，即Vg＝0时，肖特基耗尽层即延伸到本征GaAs层内部；对于HEMT，主要是要控制好宽禁带半导体层(控制层)的掺杂浓度和厚度，特别是厚度。2-DEG面电荷密度Ns将受到栅极电压Vg的控制。然而，这些器件结构目前基本都是传统的平面型结构，寄生电阻较高，栅极控制难以满足低压逻辑的应用。
因此，实有必要突破传统设计，提供新的HEMT器件结构，以满足低压逻辑应用的需要。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种互补晶体管器件结构及其制作方法，用于解决现有技术中的种种问题。
为实现上述目的及其他相关目的，本发明提供一种互补晶体管器件结构，包括：
位于同一半导体衬底之上的P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管；所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管之间以及所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管与所述半导体衬底之间设有绝缘埋层；其中，
所述P型Ge无结晶体管包括：
第一沟道，所述第一沟道为长条形状的P型Ge纳米线；
分别环绕所述第一沟道两端的P型源区和P型漏区，所述P型源区和P型漏区的材料为重掺杂P型Ge；
位于所述P型源区和P型漏区之间环绕所述第一沟道中部的第一栅区，所述第一栅区包括第一栅金属层和将所述第一栅金属层与所述第一沟道、P型源区和P型漏区隔开的第一栅介电层；
所述N型III-V族半导体纳米线量子阱晶体管包括：
第二沟道，所述第二沟道包括长条形状的P型Ge纳米线沟道和环绕包裹所述P型Ge纳米线沟道的二维电子气层，所述二维电子气层的材料为N型InGaAs；
分别环绕所述第二沟道两端的N型源区和N型漏区，所述N型源区和N型漏区的材料为重掺杂N型InGaAs；
位于所述N型源区和N型漏区之间环绕所述第二沟道中部的第二栅区；
以及将所述第二栅区与所述第二沟道、N型源区和N型漏区隔开的阻挡层；
所述第二栅区包括第二栅金属层和将所述第二栅金属层与所述阻挡层隔开的第二栅介电层。
可选地，所述P型源区和P型漏区环绕所述第一沟道的厚度为10-200nm。
可选地，所述N型源区和N型漏区环绕所述第二沟道的厚度为10-200nm。
可选地，所述二维电子气层环绕所述P型Ge纳米线沟道的厚度为10-100nm。
可选地，所述第一栅介电层和第二栅介电层的材料为高介电常数材料。
可选地，所述第一栅介电层和第二栅介电层的材料选自Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2中的一种或多种。
可选地，所述第一栅介电层和第二栅介电层的厚度均为1-5nm。
可选地，所述第一栅金属层和所述第二栅金属层的材料选自TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种。
可选地，所述阻挡层的材料为N型硅掺杂的InP。
进一步可选地，所述阻挡层的硅掺杂的浓度为1.2×1018cm-3。
进一步可选地，所述阻挡层的厚度为50-100nm。
可选地，所述P型Ge无结晶体管还包括引出所述第一栅金属层的第一栅电极、分别设于所述P型源区和P型漏区上的第一源电极和第一漏电极，在所述第一栅电极周围设有侧墙隔离结构。
可选地，所述N型III-V族半导体纳米线量子阱晶体管还包括引出所述第二栅金属层的 第二栅电极、分别设于所述N型源区和N型漏区上的第二源电极和第二漏电极，在所述第二栅电极周围设有侧墙隔离结构。
可选地，所述第一栅金属层与第一栅电极一体成型，所述第二栅金属层与第二栅电极一体成型。
可选地，所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管周围设有浅沟槽隔离结构。
为实现上述目的及其他相关目的，本发明还提供一种互补晶体管器件结构的制作方法，包括如下步骤：
提供一具有绝缘埋层的SiGe衬底；
在所述SiGe衬底上图形化有源区并形成在有源区内悬架于绝缘埋层上方的Ge纳米线；
以所述Ge纳米线为基础制作P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管；其中，
所述P型Ge无结晶体管的制作方法包括如下步骤：
S101以所述Ge纳米线为第一沟道；
S102在所述Ge纳米线上进行Ge外延生长，形成环绕所述Ge纳米线的重掺杂P型Ge材料层；
S103去除环绕所述Ge纳米线的重掺杂P型Ge材料层的中段部分形成第一沟槽，得到分别环绕所述Ge纳米线两端的P型源区和P型漏区，露出悬架于所述第一沟槽内的部分Ge纳米线及所述Ge纳米线下方的部分绝缘埋层；
S104形成第一栅介电层，所述第一栅介电层包裹所述第一沟槽内露出的部分Ge纳米线的表面，以及所述第一沟槽露出的P型源区表面、P型漏区表面和部分绝缘埋层的表面；
S105形成第一栅金属层，所述第一栅金属层在所述第一沟槽内环绕被所述第一栅介电层包裹的所述Ge纳米线；
所述N型III-V族半导体纳米线量子阱晶体管的制作方法包括如下步骤：
S201在所述Ge纳米线表面外延生长N型InGaAs材料作为二维电子气层，得到第二沟道，所述第二沟道包括Ge纳米线和环绕包裹所述Ge纳米线的二维电子气层；
S202外延生长形成环绕包裹所述第二沟道的重掺杂N型InGaAs材料层；
S203去除环绕所述第二沟道的重掺杂N型InGaAs材料层的中段部分形成第二沟槽，得到分别环绕所述第二沟道两端的N型源区和N型漏区，露出悬架于所述第二沟槽内的部分第二沟道及所述第二沟道下方的部分绝缘埋层；
S204形成阻挡层，所述阻挡层包裹所述第二沟槽内露出的部分第二沟道的表面，以及所述第二沟槽露出的N型源区和N型漏区的表面；
S205形成第二栅介电层，所述第二栅介电层覆盖所述阻挡层表面以及所述第二沟槽露出的部分绝缘埋层的表面；
S206形成第二栅金属层，所述第二栅金属层在所述第二沟槽内环绕被所述第二栅介电层和阻挡层包裹的所述第二沟道。
可选地，形成所述Ge纳米线的方法包括如下步骤：
a在所述具有绝缘埋层的SiGe衬底上图形化有源区并刻蚀，得到长条型SiGe层；
b填充浅沟槽隔离材料，并进行表面平坦化；
c图形化所述浅沟槽隔离材料，露出有源区内的长条型SiGe层；
d进行湿法腐蚀，得到悬架于绝缘埋层上方的SiGe纳米线条；
e氧化所述SiGe纳米线条生成表面氧化物，使Ge浓缩；
f去除所述表面氧化物；
g在H2气氛下高温退火，形成圆柱状的长条型Ge纳米线。
可选地，形成所述Ge纳米线时，反复进行步骤d和步骤e，使Ge浓缩至所需程度。
可选地，通过光刻和感应耦合等离子体干法刻蚀形成所述第一沟槽和所述第二沟槽。
可选地，形成所述第一栅介电层和第二栅介电层的材料为高介电常数材料。
可选地，形成所述第一栅介电层和第二栅介电层的材料选自Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2中的一种或多种。
可选地，形成所述第一栅金属层和所述第二栅金属层的材料选自TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种。
可选地，形成所述阻挡层的方法为外延生长N型硅掺杂的InP。
进一步可选地，形成所述阻挡层时，硅掺杂的浓度为1.2×1018cm-3。
可选地，所述P型Ge无结晶体管的制作方法还包括：形成引出所述第一栅金属层的第一栅电极，并在所述第一栅电极周围形成侧墙隔离结构；形成分别设于所述P型源区和P型漏区上的第一源电极和第一漏电极。
可选地，形成第一栅金属层时，使栅金属材料填充所述第一沟槽并突出于所述第一沟槽表面，突出于所述第一沟槽表面的栅金属材料作为第一栅电极。
可选地，所述N型III-V族半导体纳米线量子阱晶体管的制作方法还包括：形成引出所述第二栅金属层的第二栅电极，并在所述第二栅电极周围形成侧墙隔离结构；形成分别设于所述N型源区和N型漏区上的第二源电极和第二漏电极。
可选地，形成第二栅金属层时，使栅金属材料填充所述第二沟槽并突出于所述第二沟槽表面，突出于所述第二沟槽表面的栅金属材料作为第二栅电极。
如上所述，本发明的互补晶体管器件结构及其制备方法，具有以下有益效果：
本发明提供的互补型晶体管，包括栅极全包围的P型Ge无结晶体管(junctionlesstransistor，JLT)和N型III-V族半导体纳米线量子阱场效应管(nanowire quantum wellfield effect transistor，QWFET)，并采用了高K栅介电材料。相对于平面型器件，本发明的互补型三维晶体管结构简化了源漏区域的图形设计，同时实现了寄生电阻的显著减少，明显改善了器件的静电完整性，从而具有更好的器件栅极控制能力，更适用于低功耗逻辑电路产品的应用。
附图说明
图1显示为本发明实施例提供的互补晶体管器件结构的示意图。
图2显示为本发明实施例提供的P型Ge无结晶体管的沟道截面示意图。
图3显示为本发明实施例提供的N型III-V族半导体纳米线量子阱晶体管的沟道截面示意图。
图4显示为本发明实施例提供的Ge纳米线的制备流程示意图。
图5a-5e显示为本发明实施例提供的P型Ge无结晶体管的制备流程示意图。
图6a-6f显示为本发明实施例提供的N型III-V族半导体纳米线量子阱晶体管的制备流程示意图。
元件标号说明
100 半导体衬底
200 绝缘埋层
301 第一沟道
3021 P型源区
3022 P型漏区
3031 第一栅金属层
3032 第一栅介电层
3051 第一源电极
3052 第一漏电极
401 第二沟道
4011 P型Ge纳米线沟道
4012 二维电子气层
4021 N型源区
4022 N型漏区
4031 第二栅金属层
404 阻挡层
4032 第二栅介电层
3051 第一源电极
3052 第一漏电极
4051 第二源电极
4052 第二漏电极
500 侧墙隔离结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，本实施例提供一种互补晶体管器件结构，其包括：
位于同一半导体衬底100之上的P型Ge无结晶体管300和N型III-V族半导体纳米线量子阱晶体管400；所述P型Ge无结晶体管300和N型III-V族半导体纳米线量子阱晶体管400之间以及所述P型Ge无结晶体管300和N型III-V族半导体纳米线量子阱晶体管400与所述半导体衬底100之间设有绝缘埋层200。本实施例中，所述半导体衬底100为Si衬底，绝缘埋层为埋层氧化层(BOX)。
其中，所述P型Ge无结晶体管300包括：
第一沟道301，所述第一沟道301为长条形状的P型Ge纳米线；分别环绕所述第一沟道301两端的P型源区3021和P型漏区3022，所述P型源区3021和P型漏区3022的材料为重掺杂P型Ge；位于所述P型源区3021和P型漏区3022之间环绕所述第一沟道301中部的第一栅区，所述第一栅区包括第一栅金属层3031和将所述第一栅金属层3031与所述第一沟道301、P型源区3021和P型漏区3022隔开的第一栅介电层3032。所述P型Ge无结晶体管的沟道截面如图2所示。
所述N型III-V族半导体纳米线量子阱晶体管400包括：
第二沟道401，所述第二沟道401包括长条形状的P型Ge纳米线沟道4011和环绕包裹所述P型Ge纳米线沟道4011的二维电子气层4012，所述二维电子气层4012的材料为N型InGaAs；分别环绕所述第二沟道401两端的N型源区4021和N型漏区4022，所述N型源区4021和N型漏区4022的材料为重掺杂N型InGaAs；位于所述N型源区4021和N型漏区4022之间环绕所述第二沟道401中部的第二栅区；以及将所述第二栅区与所述第二沟道401、N型源区4021和N型漏区4022隔开的阻挡层404；所述第二栅区包括第二栅金属层4031和将所述第二栅金属层4031与所述阻挡层404隔开的第二栅介电层4032。所述N型III-V族半导体纳米线量子阱晶体管的沟道截面结构如图3所示。
在本实施例中，所述P型源区3021和P型漏区3022环绕所述第一沟道301的厚度可以为10-200nm。所述N型源区4021和N型漏区4022环绕所述第二沟道401的厚度可以为10-200nm。
在本实施例中，所述二维电子气层4012环绕所述P型Ge纳米线沟道4011的厚度可以为10-100nm。
在本实施例中，所述第一栅介电层3032和第二栅介电层4032的材料均为高介电常数材料。例如，所述第一栅介电层3032和第二栅介电层4032的材料可以选自Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2中的一种或多种，或其他适合的高K材料。所述第一栅介电层3032和第二栅介电层4032的厚度可以均为1-5nm。
在本实施例中，所述第一栅金属层3031和所述第二栅金属层4031的材料可以选自TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种，或其他适合的金属。
在本实施例中，所述阻挡层404的材料可以为N型硅掺杂的InP。具体地，所述阻挡层404的硅掺杂的浓度可以为1.2×1018cm-3。所述阻挡层404的厚度可以为50-100nm。
具体地，所述P型Ge无结晶体管300还可以包括引出所述第一栅金属层3031的第一栅 电极、分别设于所述P型源区3021和P型漏区3022上的第一源电极3051和第一漏电极3052，在所述第一栅电极周围设有侧墙隔离结构(spacer)500。所述N型III-V族半导体纳米线量子阱晶体管400还包括引出所述第二栅金属层4031的第二栅电极、分别设于所述N型源区4021和N型漏区4022上的第二源电极4051和第二漏电极4052，在所述第二栅电极周围设有侧墙隔离结构500。
其中，所述P型Ge无结晶体管300的漏极，即第一漏电极3052连接电源+Vdd，所述P型Ge无结晶体管300的源极与所述N型III-V族半导体纳米线量子阱晶体管400漏极连接作为输出，即第一源电极3051与第二漏电极4052连接作为Vout，所述N型III-V族半导体纳米线量子阱晶体管400的源极，即第二源电极4051接地GND，所述P型Ge无结晶体管300与所述N型III-V族半导体纳米线量子阱晶体管400的栅极相连，即第一栅电极与第二栅电极相连作为输入Vin。
在本实施例中，所述第一栅金属层3031与第一栅电极一体成型，所述第二栅金属层4031与第二栅电极一体成型。
在本实施例中，所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管周围设有浅沟槽隔离结构(STI)。
下面结合附图进一步详细说明本实施例提供的互补晶体管器件结构的制作方法。
请参阅图4、图5a-5e和图6a-6f，本实施例提供一种互补晶体管器件结构的制作方法，包括如下步骤：
提供一具有绝缘埋层的SiGe衬底；
在所述SiGe衬底上图形化有源区并形成在有源区内悬架于绝缘埋层上方的Ge纳米线；
以所述Ge纳米线为基础制作P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管。
其中，形成所述Ge纳米线的方法可以根据实际情况而定，作为本发明的一个优选方案，具体形成所述Ge纳米线的方法可以如图4所示，包括如下步骤：
a在所述具有绝缘埋层的SiGe衬底上图形化有源区并刻蚀，得到长条型SiGe层。本实施例采用SiGeOI结构进行图形化有源区和刻蚀，SiGeOI结构即绝缘体上SiGe，包括Si基底、Si基底上的埋层氧化层BOX、埋层氧化层BOX层上的SiGe层。绝缘埋层采用埋层氧化层BOX。
b填充浅沟槽隔离材料STI，并进行表面平坦化。
c图形化所述浅沟槽隔离材料STI，露出有源区内的长条型SiGe层。
d采用缓冲HF腐蚀液进行湿法腐蚀，长条型SiGe层下面的BOX会从侧面被腐蚀掉(undercut)，得到悬架于绝缘埋层BOX上方的SiGe纳米线条。
e氧化所述SiGe纳米线条生成表面氧化物，使Ge浓缩。
f去除所述表面氧化物。
g在H2气氛下高温退火，形成圆柱状的长条型Ge纳米线。
可选地，形成所述Ge纳米线时，可反复进行步骤d和步骤e，使Ge浓缩至所需程度。反复进行步骤d和步骤e的次数可根据实际情况，视需要而定。
如图5a-5e所示，所述P型Ge无结晶体管的制作方法可包括如下步骤：
S101以所述Ge纳米线为第一沟道301。
S102在所述Ge纳米线上进行Ge外延生长，形成环绕所述Ge纳米线的重掺杂P型Ge材料层302’；外延生长重掺杂P型Ge材料层302’的方法可以为分子束外延(MBE)、原子层沉积(ALD)、金属有机化合物化学气相沉积(MOCVD)，或其他适合的工艺。
S103去除环绕所述Ge纳米线的重掺杂P型Ge材料层302’的中段部分形成第一沟槽，得到分别环绕所述Ge纳米线两端的P型源区3021和P型漏区3022，露出悬架于所述第一沟槽内的部分Ge纳米线及所述Ge纳米线下方的部分绝缘埋层200；形成所述第一沟槽可以通过光刻和感应耦合等离子体(ICP)干法刻蚀完成。
S104形成第一栅介电层3032，所述第一栅介电层3032包裹所述第一沟槽内露出的部分Ge纳米线的表面，以及所述第一沟槽露出的P型源区3021表面、P型漏区3022表面和部分绝缘埋层200的表面；形成所述第一栅介电层3032的方法可以是MOCVD、ALD、等离子体增强化学气相沉积(PECVD)或其他适合的工艺，所述第一栅介电层3032的材料采用高介电常数材料，例如Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2或其他适合的材料。
S105形成第一栅金属层3031，所述第一栅金属层3031在所述第一沟槽内环绕被所述第一栅介电层3032包裹的所述Ge纳米线。形成所述第一栅金属层3031的方法可以是物理气相沉积(PVD)、MOCVD、ALD、MBE，或其他适合的工艺，所述第一栅金属层3031的材料可以是TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种，或其他适合的金属。
本实施例中，所述P型Ge无结晶体管的制作方法还包括：形成引出所述第一栅金属层3031的第一栅电极，并在所述第一栅电极周围形成侧墙隔离结构500；形成分别设于所述P型源区3021和P型漏区3022上的第一源电极3051和第一漏电极3052。其中，形成第一栅金属层时，使栅金属材料填充所述第一沟槽并突出于所述第一沟槽表面，突出于所述第一沟槽表面的栅金属材料作为第一栅电极，即第一栅电极与第一栅金属层一体成型。形成第一源 电极3051和第一漏电极3052可采用如NiAu等金属材料。
如图6a-6f所示，所述N型III-V族半导体纳米线量子阱晶体管的制作方法包括如下步骤：
S201在所述Ge纳米线表面外延生长N型InGaAs材料作为二维电子气层4012，得到第二沟道401，所述第二沟道401包括Ge纳米线沟道4011和环绕包裹所述Ge纳米线沟道4011的二维电子气层4012。
S202外延生长形成环绕包裹所述第二沟道401的重掺杂N型InGaAs材料层402’。
其中，外延生长InGaAs材料作为二维电子气层4012和外延生长重掺杂N型InGaAs材料层402’可以采用MBE、ALD、MOCVD、或其他适合的工艺。
S203去除环绕所述第二沟道401的重掺杂N型InGaAs材料层402’的中段部分形成第二沟槽，得到分别环绕所述第二沟道两端的N型源区4021和N型漏区4022，露出悬架于所述第二沟槽内的部分第二沟道401及所述第二沟道401下方的部分绝缘埋层200；形成所述第二沟槽可通过光刻和ICP干法刻蚀完成。
S204形成阻挡层404，所述阻挡层404包裹所述第二沟槽内露出的部分第二沟道401的表面，以及所述第二沟槽露出的N型源区4021和N型漏区4022的表面；形成所述阻挡层404的方法可以为外延生长N型硅掺杂的InP。具体地，形成所述阻挡层404时，可采用MOCVD、MBE、ALD、或其他适合的工艺，硅掺杂的浓度可以为1.2×1018cm-3。
S205形成第二栅介电层4032，所述第二栅介电层4032覆盖所述阻挡层404表面以及所述第二沟槽露出的部分绝缘埋层200的表面；形成所述第二栅介电层4032的方法可以是MOCVD、ALD、PECVD、或其他适合的工艺，所述第二栅介电层4032的材料采用高介电常数材料，例如Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2或其他适合的材料。
S206形成第二栅金属层4031，所述第二栅金属层4031在所述第二沟槽内环绕被所述第二栅介电层4032和阻挡层404包裹的所述第二沟道401；形成所述第二栅金属层4031的材料可以是TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种，或其他适合的金属。
本实施例中，所述N型III-V族半导体纳米线量子阱晶体管的制作方法还包括：形成引出所述第二栅金属层4031的第二栅电极，并在所述第二栅电极周围形成侧墙隔离结构500；形成分别设于所述N型源区4021和N型漏区4022上的第二源电极4051和第二漏电极4052。具体地，在形成第二栅金属层4031时，可以使栅金属材料填充所述第二沟槽并突出于所述第二沟槽表面，突出于所述第二沟槽表面的栅金属材料作为第二栅电极，然后通过ICP刻蚀 掉不需要的第二栅介电层4032和阻挡层404，留出用于形成第二源电极4051和第二漏电极4052的空间，制作侧墙隔离结构500，最后采用如NiAu等金属材料完成第二源电极4051和第二漏电极4052的沉积。
实际应用中，可根据电路设计的需要，将所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管的电极连接引出，得到互补型晶体管。
综上所述，本发明的互补型晶体管结构，包括栅极全包围的P型Ge无结晶体管(JLT)和N型III-V族半导体纳米线量子阱场效应管(QWFET)，并采用了高K栅介电材料。相对于平面型器件，本发明简化了源漏区域的图形设计，同时实现了寄生电阻的显著减少。相比于平面型场效应管，栅极全包围的纳米线FET明显改善了静电完整性，从而具有更好的器件栅极控制能力，更适用于低功耗逻辑电路产品的应用。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (28)
1.一种互补晶体管器件结构，其特征在于，包括：
位于同一半导体衬底之上的P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管；所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管之间以及所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管与所述半导体衬底之间设有绝缘埋层；其中，
所述P型Ge无结晶体管包括：
第一沟道，所述第一沟道为长条形状的P型Ge纳米线；
分别环绕所述第一沟道两端的P型源区和P型漏区，所述P型源区和P型漏区的材料为重掺杂P型Ge；
位于所述P型源区和P型漏区之间环绕所述第一沟道中部的第一栅区，所述第一栅区包括第一栅金属层和将所述第一栅金属层与所述第一沟道、P型源区和P型漏区隔开的第一栅介电层；
所述N型III-V族半导体纳米线量子阱晶体管包括：
第二沟道，所述第二沟道包括长条形状的P型Ge纳米线沟道和环绕包裹所述P型Ge纳米线沟道的二维电子气层，所述二维电子气层的材料为N型InGaAs；
分别环绕所述第二沟道两端的N型源区和N型漏区，所述N型源区和N型漏区的材料为重掺杂N型InGaAs；
位于所述N型源区和N型漏区之间环绕所述第二沟道中部的第二栅区；
以及将所述第二栅区与所述第二沟道、N型源区和N型漏区隔开的阻挡层；
所述第二栅区包括第二栅金属层和将所述第二栅金属层与所述阻挡层隔开的第二栅介电层。
2.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述P型源区和P型漏区环绕所述第一沟道的厚度为10-200nm。
3.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述N型源区和N型漏区环绕所述第二沟道的厚度为10-200nm。
4.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述二维电子气层环绕所述P型Ge纳米线沟道的厚度为10-100nm。
5.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述第一栅介电层和第二栅介电层的材料为高介电常数材料。
6.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述第一栅介电层和第二栅介电层的材料选自Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2中的一种或多种。
7.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述第一栅介电层和第二栅介电层的厚度均为1-5nm。
8.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述第一栅金属层和所述第二栅金属层的材料选自TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种。
9.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述阻挡层的材料为N型硅掺杂的InP。
10.根据权利要求9所述的互补晶体管器件结构，其特征在于：所述阻挡层的硅掺杂的浓度为1.2×1018cm-3。
11.根据权利要求9所述的互补晶体管器件结构，其特征在于：所述阻挡层的厚度为50-100nm。
12.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述P型Ge无结晶体管还包括引出所述第一栅金属层的第一栅电极、分别设于所述P型源区和P型漏区上的第一源电极和第一漏电极，在所述第一栅电极周围设有侧墙隔离结构。
13.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述N型III-V族半导体纳米线量子阱晶体管还包括引出所述第二栅金属层的第二栅电极、分别设于所述N型源区和N型漏区上的第二源电极和第二漏电极，在所述第二栅电极周围设有侧墙隔离结构。
14.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述第一栅金属层与第一栅电极一体成型，所述第二栅金属层与第二栅电极一体成型。
15.根据权利要求1所述的互补晶体管器件结构，其特征在于：所述P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管周围设有浅沟槽隔离结构。
16.一种的互补晶体管器件结构的制作方法，其特征在于，所述方法包括以下步骤：
提供一具有绝缘埋层的SiGe衬底；
在所述SiGe衬底上图形化有源区并形成在有源区内悬架于绝缘埋层上方的Ge纳米线；
以所述Ge纳米线为基础制作P型Ge无结晶体管和N型III-V族半导体纳米线量子阱晶体管；其中，
所述P型Ge无结晶体管的制作方法包括如下步骤：
S101以所述Ge纳米线为第一沟道；
S102在所述Ge纳米线上进行Ge外延生长，形成环绕所述Ge纳米线的重掺杂P型Ge材料层；
S103去除环绕所述Ge纳米线的重掺杂P型Ge材料层的中段部分形成第一沟槽，得到分别环绕所述Ge纳米线两端的P型源区和P型漏区，露出悬架于所述第一沟槽内的部分Ge纳米线及所述Ge纳米线下方的部分绝缘埋层；
S104形成第一栅介电层，所述第一栅介电层包裹所述第一沟槽内露出的部分Ge纳米线的表面，以及所述第一沟槽露出的P型源区表面、P型漏区表面和部分绝缘埋层的表面；
S105形成第一栅金属层，所述第一栅金属层在所述第一沟槽内环绕被所述第一栅介电层包裹的所述Ge纳米线；
所述N型III-V族半导体纳米线量子阱晶体管的制作方法包括如下步骤：
S201在所述Ge纳米线表面外延生长N型InGaAs材料作为二维电子气层，得到第二沟道，所述第二沟道包括Ge纳米线和环绕包裹所述Ge纳米线的二维电子气层；
S202外延生长形成环绕包裹所述第二沟道的重掺杂N型InGaAs材料层；
S203去除环绕所述第二沟道的重掺杂N型InGaAs材料层的中段部分形成第二沟槽，得到分别环绕所述第二沟道两端的N型源区和N型漏区，露出悬架于所述第二沟槽内的部分第二沟道及所述第二沟道下方的部分绝缘埋层；
S204形成阻挡层，所述阻挡层包裹所述第二沟槽内露出的部分第二沟道的表面，以及所述第二沟槽露出的N型源区和N型漏区的表面；
S205形成第二栅介电层，所述第二栅介电层覆盖所述阻挡层表面以及所述第二沟槽露出的部分绝缘埋层的表面；
S206形成第二栅金属层，所述第二栅金属层在所述第二沟槽内环绕被所述第二栅介电层和阻挡层包裹的所述第二沟道。
17.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于，形成所述Ge纳米线的方法包括如下步骤：
a在所述具有绝缘埋层的SiGe衬底上图形化有源区并刻蚀，得到长条型SiGe层；
b填充浅沟槽隔离材料，并进行表面平坦化；
c图形化所述浅沟槽隔离材料，露出有源区内的长条型SiGe层；
d进行湿法腐蚀，得到悬架于绝缘埋层上方的SiGe纳米线条；
e氧化所述SiGe纳米线条生成表面氧化物，使Ge浓缩；
f去除所述表面氧化物；
g在H2气氛下高温退火，形成圆柱状的长条型Ge纳米线。
18.根据权利要求17所述的互补晶体管器件结构的制作方法，其特征在于：形成所述Ge纳米线时，反复进行步骤d和步骤e，使Ge浓缩至所需程度。
19.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：通过光刻和感应耦合等离子体干法刻蚀形成所述第一沟槽和所述第二沟槽。
20.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：形成所述第一栅介电层和第二栅介电层的材料为高介电常数材料。
21.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：形成所述第一栅介电层和第二栅介电层的材料选自Al2O3、TiSiOx、HfSiON、HfO2、HfSiOx、ZrSiOx以及ZrO2中的一种或多种。
22.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：形成所述第一栅金属层和所述第二栅金属层的材料选自TiN、NiAu、CrAu、Au/Ge/Ni叠层、Ti/Pt叠层和Ti/Au叠层中的一种或多种。
23.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：形成所述阻挡层的方法为外延生长N型硅掺杂的InP。
24.根据权利要求23所述的互补晶体管器件结构的制作方法，其特征在于：形成所述阻挡层时，硅掺杂的浓度为1.2×1018cm-3。
25.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：所述P型Ge无结晶体管的制作方法还包括：形成引出所述第一栅金属层的第一栅电极，并在所述第一栅电极周围形成侧墙隔离结构；形成分别设于所述P型源区和P型漏区上的第一源电极和第一漏电极。
26.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：形成第一栅金属层时，使栅金属材料填充所述第一沟槽并突出于所述第一沟槽表面，突出于所述第一沟槽表面的栅金属材料作为第一栅电极。
27.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：所述N型III-V族半导体纳米线量子阱晶体管的制作方法还包括：形成引出所述第二栅金属层的第二栅电极，并在所述第二栅电极周围形成侧墙隔离结构；形成分别设于所述N型源区和N型漏区上的第二源电极和第二漏电极。
28.根据权利要求16所述的互补晶体管器件结构的制作方法，其特征在于：形成第二栅金属层时，使栅金属材料填充所述第二沟槽并突出于所述第二沟槽表面，突出于所述第二沟槽表面的栅金属材料作为第二栅电极。
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| US11799035B2 (en) * | 2019-04-12 | 2023-10-24 | The Research Foundation For The State University Of New York | Gate all-around field effect transistors including quantum-based features |
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| TWI647823B (zh) | 2019-01-11 |
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