CN108028733A - 用于点对点互连以增大测试覆盖的自错误注入技术 - Google Patents

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Abstract

各个方面描述了片上硬件错误生成器组件。在一些情形中，硬件错误生成器组件连接至包含在相同芯片内的两个组件之间的数据路径。在接收到错误模拟输入之际，该硬件错误生成器组件通过插入模拟错误状况的数据模式来修改正在该数据路径上传送的数据。替换地或附加地，该硬件错误生成器随机地更改所传送的数据位中的一个或多个。

Description

用于点对点互连以增大测试覆盖的自错误注入技术
背景
相关申请的交叉引用
本申请要求于2015年9月23日在美国专利商标局提交的临时专利申请No.62/222,726、以及于2016年3月24日在美国专利商标局提交的非临时申请No.15/080,450的优先权和权益，这两件申请的全部内容通过援引纳入于此。
公开领域
本公开一般涉及错误注入控制，并且更具体地涉及片上错误生成器组件
相关技术描述
当今，计算设备通常包括通过数据线彼此互连的多个组件。每个组件执行相应的功能性并且彼此互连以请求或共享结果。由此，由组件使用数据线来回地传达数据或信息，以达成总体目标。理想地，数据线没有错误地成功传送和接收数据。然而，在现实世界实现中，物理属性将错误引入数据线中，从而破坏正在被传递的数据。由于现实世界的影响不能被完全根除，所以可行替代方案可确保错误被正确处置。由于错误可能以各种方式显现，尤其在多组件设备中，要确保所有可能的错误被正确处置可能是具有挑战性的。这是由于有限数目的可用于测试多组件设备的接口。
概述
提供本概述以便以简化的形式介绍以下在详细描述中进一步描述的概念选集。本概述并不旨在标识所要求保护的主题内容的关键特征或必要特征。
本公开的一个方面描述了一种用于测试错误处置的设备，该设备包括：至少一个错误插入电路；经由该至少一个错误插入电路来耦合至该设备中的两个子组件之间的至少一个数据线的片上硬件错误生成器组件，该片上硬件错误生成器组件被配置成：接收错误模拟输入；至少部分地基于该错误模拟输入来确定数据错误模式；以及经由该至少一个错误插入电路来将该数据错误模式插入在该至少一个数据线上以有效地生成错误状况。
本公开的一个方面描述了一种用于测试错误处置的方法，该方法包括：使用硬件错误生成器组件来接收错误模拟输入；使用该硬件错误生成器组件来确定要插入在耦合至该硬件错误生成器组件的至少一个数字数据线上的数据错误模式；以及使用该硬件错误生成器组件来将该数据错误模式插入在该至少一个数字数据线上以有效地生成错误状况。
本公开的一个方面描述了一种用于测试错误处置的装备，该装备包括该装备的可操作地耦合至数据路径的片上子组件；以及可操作地耦合至该数据路径的片上硬件错误生成器组件，其包括：用于接收错误模拟输入的装置；用于至少部分地基于该错误模拟输入来确定至少一个数据错误模式的装置；以及用于将该至少一个数据错误模式插入在该数据路径上，以将错误状况有效地生成到该装备的该片上子组件中的装置。
本公开的一个方面描述了包括处理器可执行指令的一个或多个计算机可读存储器设备，该处理器可执行指令响应于由至少一个处理器执行而执行操作以使用仿真集成电路(IC)的一个或多个组件来模拟片上错误生成，这些操作包括：在仿真IC的片上硬件错误生成器组件处接收错误模拟输入；至少部分地基于该错误模拟输入来确定数据错误模式；以及将该数据错误模式插入在耦合至该片上硬件错误生成器的至少一个数据线上，以将错误状况有效地生成到该仿真IC的耦合至该至少一个数据线的子组件中。
附图简述
详细描述参照了附图。在这些附图中，附图标记的最左边的数字标识该附图标记首次出现的附图。说明书和附图中在不同实例中使用相同的附图标记可指示类似或相同的项目。
图1是其中可采用硬件的、错误生成器组件的示例环境的解说。
图2是示例的理想和畸变数据信号的解说。
图3a和3b是其中采用硬件的、错误生成器组件以测试错误处置功能性的片上系统电路的解说。
图4是描述采用硬件错误生成器组件的方法的流程图。
图5是解说将硬件的、错误生成器组件用于测试目的片上子组件互连的示例系统。
详细描述
概览
为了确保稳健的产品，可以添加错误处置功能性以计及可能的错误状况，诸如由数据损坏或数据的丢失导致的错误。考虑其中无线调制解调器中的互连组件在数字数据线上彼此共享数据的示例。在一个可能的错误场景中，接收方组件期望接收第一组数据，但是取而代之接收了包括损坏的数据的第二组数据。取代由于损坏的数据(或无线调制解调器自己的总体功能性)而挂起或中止接收方组件的动作，可以使用错误处置功能性来标识何时已经接收到损坏的数据。在标识损坏的数据之际，错误处置功能性生成或执行响应以处置该错误，诸如通过向发送方组件返回指示已经接收到损坏的数据的信息、使用位恢复技术作为恢复损坏的数据的尝试、等等。通过包括错误处置功能性，组件将仍可以产生可靠的结果，即使在出现数据损坏时亦是如此，从而防止总体功能性挂起。进而，这产生更稳健的产品。然而，即使错误处置也可能易于出错。由此，产品仅如其相关联的错误处置那样稳健，并且验证错误处置如预期那样工作是合乎需要的。
测试复杂产品以寻找错误并且正确的错误处置，提出了某些挑战。考虑包括通过数据线互连的多个子组件的集成电路(IC)的示例。IC具有用于访问该IC的有限的输入端和输出端，这些输入端和输出端可进而用于测试IC的总体功能性。IC的“黑盒”测试通过对应的输入端输入已知数据，并监测输出端以寻找预期结果。在此，IC的内部工作没有暴露。如果IC通过返回非预期的结果来呈现错误的行为，则标识问题在在互连的子组件中的哪里起源可能是有问题的。另外，“黑盒”测试的性质可能难以保证所有的错误情形已被执行或测试，尤其是那些被称为“极端情形(corner case)”的情形。极端情形可能因系统而异，但通常包括那些不频繁发生的情形。
为了确保各种各样的测试覆盖场景(包括所谓的“极端情形”)，片上硬件错误生成器组件被用于准确地控制错误注入及其定时。硬件错误生成器组件提供灵活性和可扩展性，以允许在投产前(pre-silicon)平台和投产后(post-silicon)平台以及客户样本系统中执行测试。在至少一个方面，硬件错误生成器组件是在IC(诸如硅芯片)上的组件。硬件错误生成器组件可连接到包含在芯片内的两个子组件之间的数据路径，并且在接收到错误模拟输入之际修改正在该数据路径上传送的数据。在某些情形中，数据被随机地修改，而在其他情形中，基于错误模拟输入来选择已知的数据模式。随后，数据模式被插入在数据路径上以有效生成错误状况。另一错误模拟输入可被用于将数据路径返回到其原始传输状态(例如，未被更改的传输状态)。
在以下讨论中，首先描述了可采用本文中描述的技术的示例环境。随后描述了可在示例环境以及其他环境中被执行的示例规程。因此，示例规程的执行不限于示例环境，并且示例环境不限于示例规程的执行。
示例环境
图1解说了包括用户设备102的示例环境100。在此，用户设备102被示为蜂窝移动设备，但是可以使用任何合适类型的计算设备，诸如平板设备、膝上型计算机、机顶盒、卫星接收器、有线电视接收器、Wi-Fi接入点、台式计算机、游戏设备、显示器设备等。在该示例中，用户设备102包括无线通信能力并且被配置成与蜂窝小区塔台104-1至104-n中的任一者或全部通信，其中“n”表示任意数目。这些蜂窝塔协调工作以与用户设备102通信并且允许用户设备102在不丢失通信链路的情况下从一位置移动到另一位置。在此，用户设备102包括调制解调器106以执行这些通信中的至少一部分。
调制解调器106传送和接收无线信号和/或数据。在一些方面，调制解调器106是电连接各种电子组件以达成期望的功能性的电路板。一些电路板将多个层用于连接组件以及路由信号。电路板上的组件可以从简单的电组件(例如，电阻器、电容器等)到更复杂的组件(例如，IC、片上系统(SoC)等)。尤其地，SoC是包括多个组件的集成电路，这些组件一起工作以执行系统的功能性。系统内的各种任务可被划分成较小的任务，这些任务中的每一者可以被SoC的相应子组件执行。这些子组件彼此通信以达成总体系统功能性。在此，调制解调器106包括两个复杂组件：射频(RF)电路系统108和基带电路系统110。出于简单起见，将对这些组件保留调制解调器106的讨论。然而，调制解调器106可包括附加或替换的组件、硬件、软件和/或固件，而不脱离所要求保护的主题内容的范围。在一些方面，RF电路系统108和/或基带电路系统可以被实现成IC和/或SoC。
RF电路系统108经由一个或多个天线在无线通信链路上发送和接收无线信号和/或数据，而基带电路系统110执行无线信号和/或数据的实时基带处理。为了实现调制解调器106的无线通信能力，RF电路系统108和基带电路系统110彼此互连以交换数据。如以上和以下进一步描述的，这些互连可能易于遭受现实世界的影响，这些影响在数据被传递时损坏数据。为了确保损坏的数据的稳健处置，RF电路系统108包括(诸)错误生成器112和(诸)错误处置器114。类似地，基带电路系统110包括(诸)错误生成器116和(诸)错误处置器118。虽然图1将RF电路系统108和基带电路系统110解说成每个电路系统仅包括一个错误生成器和一个错误处置器，但应领会，这仅是出于讨论目的的。即，可以在RF电路系统108和基带电路系统110上包括任何合适数目的错误生成器组件和/或错误处置器组件，而不脱离所要求保护的主题内容的范围。
如以下进一步描述的，(诸)错误生成器112和(诸)错误生成器116表示将数据错误模式引入到连接至少两个子组件的数据线上的片上硬件错误生成器组件。尤其地，错误生成器组件在相应的数据路径上超驰从第一(始发方)子组件传入的数据传输，并且在数据路径上将指定数据错误模式输出到第二(接收方)子组件中。对错误生成器组件的动态配置和/或更改可以控制何时将数据错误模式放置到数据线上的定时和/或数据错误模式的内容。
(诸)错误处置器114和(诸)错误处置器118表示接收输入数据并且执行对接收到的数据的已知响应的片上错误处置器组件。例如，错误处置器组件可以是数据线的“下游”，该数据线耦合至错误生成器组件，其中错误处置器组件接收由错误生成器组件生成的直接数据输入或由错误生成器组件生成的间接数据输入。在接收到的数据分组括错误时，错误处置器组件会识别“损坏的数据”，并且以防止对应的系统挂起和/或中止的方式(例如，对应的系统可以从损坏的数据中恢复)来处置它。
已经描述了其中可以利用各个方面的示例操作环境，现在考虑根据一个或多个方面的点对点连接中的自错误注入的讨论。
点对点连接中的自注入错误
设备的复杂性有时转变成包含在设备内的硬件和/或软件组件数目上的增大。有时，由设备执行的各种功能可被划分并且由相应的组件执行。进而，各组件彼此通信以请求功能性、返回结果、指示事件何时已经发生等，以实现总体目标。在硬件中，通过传送用于表示信息或数据的具有各种波形和/或模式的(诸)电子信号，可以在数据线上发生通信。
为了进一步解说，考虑图2，其包括示例200a和200b。示例200a解说了在数据线208上经由电子信号206来彼此通信的组件202和组件204。在此，电子信号206表示在相应的组件之间，在数据线208上流动的理想电子信号。由于电子信号是理想的，所以其正如由组件202发送的那样由组件204接收到。可以在各组件之间发送任何合适类型的电子信号以表示任何合适类型的信息。出于简单起见，组件202与组件204之间的数据线208被解说成具有在这两者之间流动的单个电子信号的单个数据线连接。然而，数据线208可包括多个数据线连接，每个数据线连接具有相应的电子信号，而不脱离所要求保护的主题内容的范围。在数字链路中，电子信号被传送以传达数字信息。在接收到电子信号206之际，组件204以各组件之间商定的方式来提取信息，诸如通过将电子信号206的电压与瞬时时间点处的阈值进行比较以辨别对应的数据位是“0”还是“1”。这个简单的示例仅出于讨论目的。如此，可以使用其它合适类型的电子信号和/或信息提取过程，而不脱离所要求保护的主题内容的范围。在电子信号被干净地发送(诸如电子信号206的理想信号流)时，组件204无错误地接收由组件202传送的所有数据。然而，在现实世界的环境中，各种因素可能使信号畸变，并且进而损坏正在发送的数据。
示例200b解说了经由电子信号210来在数据线208上进行通信的组件202和组件204，其中电子信号210包括基于物理因素的畸变。在此，诸如电磁干扰(EMI)、噪声、有瑕疵的数据线材料、温度波动等之类的物理因素可修改信号的物理属性(诸如结果得到的电压)。进而，在组件204作出关于信息是“0”还是“1”的决定时，对理想信号作出的更改可能产生不正确的数据(例如，所传送的“1”被解读为“0”)。由此，即使第一组件发送了正确的信息，第二组件也可能由于畸变而没有正确地接收到信息。
片上硬件错误生成器组件可被用于模拟系统的各子组件之间的各种错误状况，诸如与损坏的数据相关联的那些错误状况。进而，数据错误模拟可被用于测试接收方子组件的错误处置功能性。对模拟了什么错误状况以及何时模拟这些错误状况的精确控制通过执行相应的错误处置功能性来确保更稳健的产品。
用以上的无线调制解调器的示例继续，现在考虑图3a和3b。图3a和3b分别包括图1的RF电路系统108和基带电路系统110的更详细的示例实现。如在以上情形中，将对所解说的组件保留这些示例的讨论。应领会，其他方面可纳入附加的或更少的功能性/电路系统，而不脱离所要求保护的主题内容的范围。
在该示例中，RF电路系统108被实现成SoC。RF电路系统108的子组件包括：模数转换器(ADC)302、数模转换器(DAC)304、链路层子组件306、物理(PHY)层子组件308、以及SERDES子组件310。一般而言，ADC 302从相应的天线接收传入RF信号，并从该信号生成数字样本。DAC 304接收数字样本、将各样本转换成模拟信号、并且将模拟信号从相应的天线发射出去。链路层子组件306包含用于使用通信协议来将RF电路系统108互连到其他组件的逻辑，而PHY层子组件308表示将硬件配置成生成与由链路层子组件306来管理的(诸)通信协议相关联的数据信号的功能性。SERDES子组件310表示片外发送和接收数据的能力。尤其地，SERDES子组件310包括在串行和并行格式之间转换数据传输的逻辑。
为了帮助维护RF电路系统108与外部或内部组件之间的互连，链路层子组件306使用数据线312来将数据发送至PHY层子组件308。类似地，PHY层子组件308使用数据线314来将数据发送至SERDES子组件310。数据线312和数据线314可以是用于在不同组件之间传递数字信息的数字链路。如上所讨论的，用于在数据线312和数据线314上传递信息的电子信号由于物理因素而遭受修改。因此，位于链路层子组件306或PHY层子组件308下游的组件存在可能接收到损坏的数据的可能性。通过将错误处置器组件插入到系统中，下游组件可在不危及总体系统的操作的情况下响应损坏的数据。然而，进一步测试错误处置以确保其正确工作是有帮助的。一些方面根据命令使用片上硬件错误生成器组件将数据错误模式插入到这些数据路径上作为生成每个潜在数据损坏场景的方式。
RF电路系统108包括错误生成器组件316(其经由以硬件复用器(MUX)318形式的错误插入电路来耦合至数据路径312)以及错误生成器组件320(其经由以MUX 322的形式的错误插入电路来耦合至数据路径314)。虽然错误插入电路在此各自被解说成MUX，但是应领会，可以利用其他类型的电路、控制逻辑组件、门、和/或硬件(即，算术逻辑单元(ALU)、异或(XOR)门、与(AND)门、或(OR)门、反相器(NOT)门等)，而不脱离所要求保护的主题内容的范围。经由插入电路系统和/或控制逻辑来将错误生成器组件耦合至数据线产生可配置的硬件组件，该可配置的硬件组件可超驰相应的数据路径上的数据传输，并且附加地允许数据传输沿着它们相应的数据路径不更改地传输。根据该示例，在数据路径312上传送的数据在错误生成器组件316被禁用时可以在没有修改的情况下穿过MUX 318，或者在错误生成器组件316被启用时可以用数据错误模式来更改。类似地，在数据路径314上传送的数据可以在没有修改的情况下穿过MUX 322，或者可以用由错误生成器组件320生成的数据错误模式来更改。由此，数据传输可以根据各种各样的所选数据错误模式并且以各种各样的方式来修改，如以下进一步描述的。另外，由错误生成器组件生成的数据修改可以取代原始传送数据的一部分、可以穿插有原始传送数据、或者可以取代所有的原始传送数据。随后，结果得到的数据被向“下游”传送以供进一步处理。在此，错误生成器组件316和错误生成器组件320中的任一者或两者的累积效果通过SERDES子组件310向外发送至诸如基带电路系统110之类的接收方。应领会，在多个错误生成器组件驻留在相同芯片上时，错误生成器组件可以同时启用，或独立于彼此地启用。
图3b解说了连接到图3a的RF电路系统108中的基带电路系统110的示例实现。如在RF电路系统108的情形中，基带电路系统110被解说为具有类似的子组件(例如，SERDES子组件324、PHY层子组件326和链路层子组件328)的SoC。通过SERDES子组件324接收传入(片外)数据，并且通过数据线330来将数据转发到PHY层子组件326。尤其地，在数据线330上接收到的数据被传递到错误处置器组件332以供处理。错误处置器组件332表示驻留在PHY层子组件326中的片上错误处置功能性，并且被配置成处理在涉及PHY层功能性的上下文中的传入数据(例如，识别和/或处理以与PHY层功能性相关联的格式的数据)。类似地，子组件328的链路层在数据线334上接收数据，该数据随后由片上错误处置器组件336来处理。错误处置器组件332和错误处置器组件336两者可被认为是位于错误生成器组件316和错误生成器组件320的“下游”，因为每个错误处置器组件(间接地)接收由错误生成器组件生成或基于错误生成器组件生成的数据。由此，可以通过“在上游”插入数据错误模式来测试基带电路系统110的错误处置功能性。
在该示例中，基带电路系统110的每个错误处置器组件是由错误生成器组件316和/或错误生成器组件320的任何组合生成的一个或多个数据错误模拟的预期接收方。如在错误生成器组件的情形中，错误处置器组件可被放置在基带电路系统110的任何合适的位置中和/或任何合适的子组件上。通过循环遍历各种数据错误模拟场景，基带电路系统110的片上错误处置器组件可被测试以确保稳健的产品。应领会，虽然出于测试基带电路系统110上的错误处置器组件的目的，上述讨论使用片上地放置在RF电路系统108上的错误生成器组件的上下文，但是所描述的各种技术适用于其它方面。例如，在一些情形中，基带电路系统110遍及朝向RF电路系统108的传出数据路径包括一个或多个片上错误生成器组件。类似地，RF电路系统108可在其相应子组件上包括一个或多个错误处置器组件。
通过沿着数据路径插入硬件错误生成器组件，测试例程能够更准确地控制发生哪些错误状况和这些错误状况何时发生。在一些情形中，由硬件错误生成器组件生成的数据模式可被定制成经由这些模式被插入的数据路径来传送的数据的类型。考虑在链路层子组件306和PHY层子组件308之间插入的错误生成器组件316。在一些方面，链路层子组件306和PHY层子组件308使用结构化数据分组来彼此通信。尤其地，结构化数据分组在通信各方之间具有预先商定的数据分区。例如，一些数据分组开始于前置码或训练序列，其包括同步字、用于错误校验的校验和、数据分组报头、消息类型字段、标识字段、有效载荷数据、循环冗余校验(CRC)字段、等。基于预先商定的结构，传送方和接收方实体将某些数据群解读为具有不同的含义。相应地，在一些方面，错误生成器组件316在数据分组正在被传送时跟踪数据分组的阶段(例如，跟踪当前正在数据线上传送结构化数据分组的哪个阶段和/或字段)并且将数据错误模拟插入数据分组内的特定位置中。任何合适的字段可被跟踪和/或修改，诸如数据分组报头修改、CRC字段错误、有效载荷数据错误、数据通道上的强制错误位等。在一些情形中，错误生成器组件包括用于在数据分组正被传送时跟踪数据分组的阶段以标识当前字段的状态机。
虽然数据错误模拟可基于更改结构化数据分组的特定字段，但是它们也可以是基于定时的。例如，取代跟踪正在各组件之间传递的数据的阶段，可能期望取而代之以周期性的时间区间、在指定的区间窗口上、和/或随机区间处插入错误。这些区间可基于任何合适的测量时间和/或测量单位，诸如时钟计数、位计数、指定的时间窗等。在所标识的区间发生时，错误生成器组件将数据插入到数据线上以模拟指定的错误状况，诸如卡住高位、卡住低位、随机位模式、随机位翻转、位移位等。
除了在随机时间点插入数据错误模拟之外，一些方面插入随机错误。例如，如以上进一步讨论的，在修改数据分组的校验和值时，数据错误模拟可基于当前传送的校验和值。然而，在其他方面，数据可被简单地随机更改，诸如通过在特定时间点或在随机时间点的随机位翻转、在指定时间点的指定错误状况、或其任何组合。由此，错误生成器可被配置成模拟阶段(例如，数据字段)水平错误、定时水平错误、随机错误、或其任何组合。
通过具有对数据线上的数据错误模拟的精确控制，可关于数个场景(包括极端情形场景)对产品进行更彻底地测试。错误的精确生成允许观察者验证错误是否由接收方组件正确处置。另外，以上讨论的错误生成器组件和错误处置器组件的片上性质允许在硅前(pre-silicon)/预制工艺期间验证硅芯片设计的模拟和仿真期间的行为。例如，可以遍及各个开发阶段使用片上配置寄存器来配置错误生成器组件。
IC和/或SoC的片上配置寄存器可被用于控制各种片上组件(诸如片上硬件错误生成器组件)的行为。例如，至配置寄存器的不同输入值可更改错误生成器组件如何和/或何时将数据错误模拟插入到对应的数据路径上。这可以以任何合适的方式来达成，诸如通过启用或禁用错误生成器组件中的数据错误模拟状态机，该数据错误模拟状态机监视正被传送的数据的阶段以有效标识各种数据字段。数据输入还可被用于配置数据错误何时被模拟的定时、数据性质上是否随机等。由此，错误生成器组件的不同配置对应于写入配置寄存器中的不同数据。在错误生成器组件和配置寄存器之间可存在1对1的对应关系(其中每个片上错误生成器组件具有相应的配置寄存器)，或者可存在1对多的对应关系(其中主配置寄存器被用于配置多个错误生成器组件、或多个配置寄存器被用于配置一个错误生成器组件)。无论如何，通过将对应的配置数据或命令写入到正确的寄存器中可以修改、启用、或禁用错误生成器组件的行为。这些配置寄存器的片上性质给予开发者对错误生成器组件的统一访问，而不管开发中错误生成器组件在哪里被访问。
片上错误生成器组件的一个优点是使用现有开发工具遍及开发周期的各个阶段精确地测试各种错误场景和对应的错误处置技术的能力。在某些情形中，可以使用相同的测试序列。以上讨论的错误生成器组件和错误处置器组件的片上性质允许在硅前/预制工艺期间验证硅芯片设计的模拟和仿真期间的行为。例如，在IC的预制开发阶段，可使用结合模拟IC和/或IC的各种组件的仿真软件(例如，片上硬件错误生成器的仿真、IC的一个或多个子组件的仿真、IC的错误处置器组件的仿真等)运行的测试脚本来访问和/或设置错误生成器组件配置寄存器。这允许不仅对所仿真的IC的片上硬件错误生成器组件，而且还对对应的错误处置器组件进行预制造测试。这些相同的测试例程还可以在制造后被利用以评估配置寄存器和/或错误生成器组件的硬件方面、以及IC何时被包括在设计或产品中。由此，多种平台可使用采用片上错误生成器组件的相同测试规程中的至少一些测试规程。
图4解说了根据一个或多个方面的示例方法。该方法可以由硬件、固件、软件或其任何合适组合来执行。在一些方面，该方法可经由片上系统上的一个或多个子组件来在硬件中实现，如以上和以下进一步描述的。
在框402处，错误生成器组件接收错误模拟输入。该错误模拟输入可按任何合适的方式来接收。例如，在一些情形中，错误模拟输入是经由寄存器写入与错误生成器组件相关联的配置寄存器来接收的。有时，错误生成器组件是IC的子组件。错误模拟输入可以是任何合适类型的输入，诸如一个或多个数据线上的数据、存储在计算机可读存储器硬件中的一个或多个地址处的数据位等。替换地或附加地，错误生成器组件可接收指示数据错误模拟输入可用的事件，诸如硬件或软件中断。
在框404处，响应于接收到错误模拟输入，错误生成器组件确定数据错误模式。有时，数据错误模式是对二进制“0”或“1”位的修改，诸如一位的随机翻转。数据错误模式的另一示例是对数据分组中特定字段的修改。可以确定任何合适类型的数据错误模式，诸如模拟卡住高位的数据模式、模拟卡住低位的数据模式、模拟随机位翻转的数据模式、模拟数据线上的强制错误位的数据模式、模拟CRC字段错误的数据模式、模拟数据分组报头错误的数据模式、模拟训练序列数据错误的数据模式等。
替换地或附加地，错误生成器组件可从错误模拟输入中确定定时插入信息，诸如：对在数据线上周期性地插入数据错误模式的指示、对在数据线上随机地插入数据错误模式的指示、对要插入的数个数据错误模式的计数度量的指示、对其中要插入数据错误模式的定时窗口的指示等。在一些情形中，数据错误模式的选择由硬件中的一个或多个逻辑门来执行。
在框406处，响应于选择数据错误模式，错误生成器将数据错误模式插入数据路径上。例如，如以上和以下所述，错误生成器组件可被耦合至管理数字数据线的一个或多个错误插入电路。在错误插入电路和错误生成器组件被启用时，可以修改在数字数据线上行进的电子信号以模拟所选数据错误模式。在一些方面，硬件错误生成器组件跟踪正在数据线上传送的结构化数据分组的阶段，并且将数据错误模式插入结构化数据分组的至少一个字段中，诸如由接收机用于检测分组或调谐到信号的训练字段、数据分组报头等。插入数据错误模式可基于定时数据，诸如在随机或周期区间处的时钟计数。数据错误模式可与经由数字数据线源自第一子组件到第二子组件的数据穿插，诸如通过在数字数据线上替换源自第一子组件的一部分数据，或者可以在数字数据线上替换源自第一子组件的所有数据。
由此，片上硬件错误生成器组件提供了具有可控制的结果的低成本测试解决方案，因为错误生成器组件是以与正被测试的功能性相同的方式来制造的。对模拟数据错误的可预测的控制允许在多个平台中对错误处置功能性进行全面测试，而无需附加的硬件或测试装备。已经描述了片上硬件错误生成器组件的各种实施例，现在考虑可用来实现上述实施例中的一者或多者的示例系统。
示例系统和设备
图5解说了示例片上系统(SoC)500，其包括能够经由硬件错误生成器组件来实现自错误注入的各方面的组件。在一些方面，片上系统500是包括半导体材料(诸如硅、锗、砷化镓等)的一个或多个基板上的一组电子电路的IC。另外，片上系统500可以在任何合适的电子设备中实现或实现成任何合适的电子设备，诸如调制解调器、宽带路由器、接入点、蜂窝电话、智能电话、游戏设备、膝上型计算机、上网本、智能电话、网络附连存储(NAS)设备、或可实现自错误注入的任何其他设备。片上系统500可被配置成执行任何合适类型的功能性。例如，在一些方面，片上系统500实现诸如图1的RF电路系统108之类的RF信号处理系统。替换地或附加地，片上系统500实现(诸如由图1的基带电路系统110提供的)基带信号处理系统功能性。
片上系统500包括子组件502和子组件504。这些子组件被用于通用地表示包含在片上系统500内的经划分的功能性。在一些情形中，子组件是包括晶体管、逻辑门、触发器、MUX、计算机可读存储器存储等的变化组合的经划分的电路，以执行它们相应的经划分的功能性。有时，子组件被配置成包括能够处理模拟和/或数字信号的电路系统。例如，在一些方面，子组件502执行(诸如由图3a和3b的链路层子组件306执行的)链路层功能性。替换地或附加地，子组件504执行(诸如由图3a和3b的PHY层308执行的)PHY层功能性。
片上系统500还包括：错误生成器组件506、错误插入组件508、以及配置寄存器510，它们可一起被用于在耦合子组件502和子组件502的数据线上注入一个或多个数据错误模拟。在一些方面，错误生成器组件506和/或错误插入组件508的功能性可通过将数据写入到配置寄存器510中来控制。例如，错误生成器组件506和/或错误插入组件508可通过预先指派的地址来接收配置数据，该预先指派的地址是可通过配置寄存器510被访问的。在一些实施例中，输入到配置寄存器510的数据启用或禁用错误生成器组件506中的数据错误模拟状态机，该数据错误模拟状态机监视被修改的数据的阶段和/或状态、和/或配置数据错误何时被模拟的定时，如上进一步描述的。出于简单起见，片上系统500被解说为包含一个错误生成器组件、一个耦合逻辑组件、以及一个配置寄存器。然而，片上系统500可以在这些组件和寄存器的数目方面包括任何合适的组合，而不脱离所要求保护的主题内容的范围。
数据线512表示数字数据线，其可由子组件502用于经由电子信号来将数据和/或信息传送至子组件504。在此，数据线512是至错误插入组件508的输入端，而数据线514是来自错误插入组件508的输出数字数据线。在错误生成器组件506被禁用(例如，不生成数据错误模拟)时，数据线512上传送的数据藉由数据线514穿过错误插入组件508传递到子组件504。在错误生成器组件506被启用(例如，模拟数据错误)时，错误插入组件508将所模拟的错误注入到数据线514上。在一些实施例中，数据线512上传送的所有数据被替代(诸如整个数据分组)，而在其他实施例中，数据错误与在各个位置和/或时间点处在数据线514上传送的数据穿插。由此，错误插入组件508包含将数据线512与错误生成器组件506耦合以在数据线514上输出结果得到的数据信号的电路系统和/或逻辑。错误插入组件508可以以任何合适的方式(诸如通过使用MUX、异或(XOR)逻辑门等)实现。
本文中可在硬件组件、软件组件、固件组件、或其任何组合的通用上下文中描述各种技术。一般而言，硬件组件可包括基于输入电子信号和/或电力来执行模拟和/或数字操作的互连电子组件。互连电子组件可以广泛地变化，诸如举例而言，分立组件(例如，电阻器、电容器、晶体管等)、集成电路(IC)、基于半导体的组件、基于光学的组件、中央处理单元(CPU)、输入/输出(I/O)端口、计算机可读存储器设备、或其任何组合。替换地或附加地，电子组件可以是无源或有源电子组件的任何组合。这些示例仅出于讨论目的，而并不旨在限制所要求保护的主题内容的范围。
一般而言，软件组件包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、数据结构等。由软件组件执行的任务的范围可以从对管理对计算机硬件的访问并提供公用服务和/或程序的操作系统组件，到利用由操作系统提供的服务以与用户交互的应用组件的低级硬件访问(诸如执行寄存器读和写的处理器可执行指令)。这些各种组件和技术可被存储在某种形式的计算机可读介质上或者跨越某种形式的计算机可读介质传送，并且有时可由一个或多个处理器执行。
“计算机可读存储介质”和/或计算机可读存储器设备包括以任何方法或技术实现的用于存储信息的易失性和非易失性、可移除和不可移除的介质。另外，介质和/或存储器设备内包含的内容可由计算机或处理器访问。存储介质和/或存储器设备可通过任何合适类型的设备来实现，诸如举例而言但不限于RAM、ROM、EEPROM、闪存存储器或其他存储器技术，CD-ROM、数字多用碟(DVD)或其他光学存储，磁带盒、磁带、磁盘存储或其他磁存储设备，或可用于存储所期望信息的任何其他介质。信息可以包括任何合适类型的数据，诸如计算机可读指令、采样信号值、数据结构、程序组件、或其他数据。这些示例以及存储介质和/或存储器设备的任何组合旨在落入非瞬态计算机可读介质的范围内。
固件组件包括具有被配置成存储指导电子组件如何操作的可执行指令的可编程存储器的电子组件。在一些情形中，存储在电子组件上的可执行指令是永久的，而在其他情形中，可执行指令可以被更新和/或更改。有时，固件组件可结合硬件组件和/或软件组件一起使用。
术语“组件”、“模块”、和“系统”旨在指一个或多个与计算机相关的实体，诸如硬件、固件、软件、或其任何组合，如以上进一步描述的。一个或多个组件。有时，组件可指由处理器可执行指令定义的执行的进程和/或线程。替换地或附加地，组件可指各种电子和/或硬件实体。
结论
各个方面描述了片上硬件错误生成器组件。在一些情形中，硬件错误生成器组件连接至包含在相同芯片内的两个组件之间的数据路径。在接收到错误模拟输入之际，硬件错误生成器组件通过插入模拟错误状况的数据模式来修改正在数据路径上传送的数据。替换地或附加地，硬件错误生成器随机地更改所传送的数据位中的一者或多者。
尽管用专用于结构特征和/或方法动作的语言描述了各方面，但所附权利要求书中定义的各个方面不必限于描述的具体特征或动作。更确切而言，具体特征和动作是作为实现各个方面的示例形式公开的。

Claims (30)

1.一种用于测试错误处置的设备，所述设备包括：
至少一个错误插入电路；
经由所述至少一个错误插入电路来耦合至所述设备中的两个子组件之间的至少一个数据线的片上硬件错误生成器组件，所述片上硬件错误生成器组件被配置成：
接收错误模拟输入；
至少部分地基于所述错误模拟输入来确定数据错误模式；以及
经由所述至少一个错误插入电路来将所述数据错误模式插入在所述至少一个数据线上以有效地生成错误状况。
2.如权利要求1所述的设备，其特征在于，所述数据错误模式包括与以下各项中的至少一者相关联的数据错误模式：
卡住高位；
卡住低位；
随机位翻转；或者
所述数据线上的强制错误位。
3.如权利要求1所述的设备，其特征在于，进一步包括至少一个配置寄存器，所述至少一个配置寄存器与所述片上硬件错误生成器组件相关联并且配置成控制由所述片上硬件错误生成器插入在所述至少一个数据线上的所述数据错误模式。
4.如权利要求1所述的设备，其特征在于，所述片上硬件错误生成器组件被配置成修改在所述至少一个数据线上传送的数据分组的数据分组报头。
5.如权利要求1所述的设备，其特征在于，所述片上硬件错误生成器组件被进一步配置成将所述数据错误模式随机地插入在所述至少一个数据线上。
6.如权利要求1所述的设备，其特征在于，所述片上硬件错误生成器组件是集成电路(IC)的子组件。
7.如权利要求1所述的设备，其特征在于，所述至少一个错误插入电路包括硬件复用器(MUX)。
8.一种用于测试错误处置的方法，所述方法包括：
使用硬件错误生成器组件来接收错误模拟输入；
使用所述硬件错误生成器组件来确定要插入在耦合至所述硬件错误生成器组件的至少一个数字数据线上的数据错误模式；以及
使用所述硬件错误生成器组件来将所述数据错误模式插入在所述至少一个数字数据线上以有效地生成错误状况。
9.如权利要求8所述的方法，其特征在于，将所述数据错误模式插入在所述至少一个数字数据线上是至少部分地基于时钟计数的。
10.如权利要求8所述的方法，其特征在于，进一步包括：
跟踪正在所述至少一个数字数据线上传送的结构化数据分组的阶段，以在所述结构化数据分组正在所述至少一个数字数据线上被传送时有效地标识所述结构化数据分组的每个数据字段；以及
至少部分地基于所跟踪的阶段来将所述数据错误模式插入在所述结构化数据分组的至少一个字段中。
11.如权利要求10所述的方法，其特征在于，所述至少一个字段包括训练字段。
12.如权利要求8所述的方法，其特征在于，插入所述数据错误模式包括插入与在物理(PHY)层子组件与串行器/解串行器(SERDES)子组件之间的通信相关联的数据错误模式。
13.如权利要求8所述的方法，其特征在于，将所述数据错误模式插入在所述至少一个数据线上进一步包括以周期性的时间区间来将所述数据错误模式插入在所述至少一个数据线上。
14.如权利要求8所述的方法，其特征在于，将所述数据错误模式插入在所述至少一个数字数据线上进一步包括将所述数据错误模式与在所述至少一个数字数据线上传送的原始数据穿插。
15.一种用于测试错误处置的装备，所述装备包括：
所述装备的可操作地耦合至数据路径的片上子组件；以及
可操作地耦合至所述数据路径的片上硬件错误生成器组件，所述片上硬件错误生成器组件包括：
用于接收错误模拟输入的装置；
用于至少部分地基于所述错误模拟输入来确定至少一个数据错误模式的装置；以及
用于将所述至少一个数据错误模式插入在所述数据路径上，以将错误状况有效地生成到所述装备的所述片上子组件中的装置。
16.如权利要求15所述的装备，其特征在于，所述用于将所述至少一个数据错误模式插入在所述数据路径上的装置进一步包括：用于将所述数据错误模式与源自所述装备的第二片上子组件的数据穿插的装置。
17.如权利要求15所述的装备，其特征在于，所述用于确定所述至少一个数据错误模式的装置进一步包括：用于确定与何时将所述至少一个数据错误模式插入在所述数据路径上相关联的定时插入信息的装置。
18.如权利要求15所述的装备，其特征在于，所述片上子组件包括与通信协议相关联的物理(PHY)层子组件。
19.如权利要求15所述的装备，其特征在于，所述装备包括与无线调制解调器相关联的射频(RF)集成电路(IC)。
20.如权利要求15所述的装备，其特征在于，所述至少一个数据错误模式包括与以下各项中的至少一者相关联的数据错误模式：
卡住高位；
卡住低位；
随机位翻转；
所述数据路径上的强制错误位；
循环冗余校验(CRC)字段错误；
数据分组报头错误；或者
训练序列数据错误。
21.如权利要求15所述的装备，其特征在于，所述用于接收错误模拟输入的装置进一步包括：与所述用于生成所述至少一个数据错误模式的装置相关联的至少一个配置寄存器。
22.如权利要求15所述的装备，其特征在于，所述用于将所述至少一个数据错误模式插入在所述数据路径上的装置包括以下各项中的至少一者：
复用器(MUX)；或者
异或(XOR)门。
23.包括处理器可执行指令的一个或多个计算机可读存储器设备，所述处理器可执行指令响应于由至少一个处理器执行而执行操作以使用仿真集成电路(IC)的一个或多个组件来模拟片上错误生成，所述操作包括：
在所述仿真IC的片上硬件错误生成器组件处接收错误模拟输入；
至少部分地基于所述错误模拟输入来确定数据错误模式；以及
将所述数据错误模式插入在耦合至所述片上硬件错误生成器组件的至少一个数据线上，以将错误状况有效地生成到所述仿真IC的耦合至所述至少一个数据线的子组件中。
24.如权利要求23所述的一个或多个计算机可读存储器设备，其特征在于，确定所述数据错误模式包括确定与以下各项中的至少一者相关联的数据错误模式：
卡住高位；
卡住低位；
随机位翻转；或者
所述数据线上的强制错误位。
25.如权利要求23所述的一个或多个计算机可读存储器设备，其特征在于，接收所述错误模拟输入包括：经由与所述仿真IC的所述片上硬件错误生成器组件相关联的配置寄存器来接收所述错误模拟输入。
26.如权利要求23所述的一个或多个计算机可读存储器设备，其特征在于，将所述数据错误模式插入在耦合至所述片上硬件错误生成器的所述至少一个数据线上包括：修改在所述至少一个数据线上向所述仿真IC的所述子组件传送的数据分组的数据分组报头。
27.如权利要求26所述的一个或多个计算机可读存储器设备，其特征在于，所述使用仿真IC的一个或多个组件来模拟片上错误生成的操作包括：使用仿真基带电路IC的一个或多个组件。
28.如权利要求23所述的一个或多个计算机可读存储器设备，其特征在于，将所述数据错误模式插入在所述至少一个数据线上包括：以周期性的时间区间来将所述数据模式插入在所述至少一个数据线上。
29.如权利要求23所述的一个或多个计算机可读存储器设备，其特征在于，进一步被配置成执行以下操作，所述操作包括：
在所述仿真IC的错误处置器组件处接收数据输入；
使用所述错误处置器组件来标识所述数据输入中的至少一些损坏的数据；以及
使用所述错误处置器组件来对所述至少一些损坏的数据做出响应，以有效地防止所述仿真IC中止操作。
30.如权利要求23所述的一个或多个计算机可读存储器设备，其特征在于，将所述数据错误模式插入在所述至少一个数据线上包括：跟踪正在所述至少一个数据线上传送的数据分组的阶段，以有效地确定何时将所述数据错误模式插入在所述至少一个数据线上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111324948A (zh) * 2020-02-10 2020-06-23 上海兆芯集成电路有限公司 模拟方法及模拟系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11025284B1 (en) * 2018-06-14 2021-06-01 Rockwell Collins, Inc. Systems and methods for implementing user applications in software-defined radio devices
US10922203B1 (en) 2018-09-21 2021-02-16 Nvidia Corporation Fault injection architecture for resilient GPU computing
CN113748606B (zh) * 2019-03-20 2023-08-08 鲍尔马特技术有限公司 与无线电力发射器的通信
US11947420B2 (en) * 2021-12-15 2024-04-02 Google Llc Hardware memory error tolerant software system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040133830A1 (en) * 2003-01-07 2004-07-08 Hoi-Jin Lee Semiconductor device with speed binning test circuit and test method thereof
US20040225932A1 (en) * 2003-05-10 2004-11-11 Hoda Sahir S. Systems and methods for scripting data errors to facilitate verification of error detection or correction code functionality
US20050005046A1 (en) * 2003-05-30 2005-01-06 Rizwan Bashirullah Integrated circuit devices having on-chip adaptive bandwidth buses and related methods
CN1768330A (zh) * 2003-04-14 2006-05-03 国际商业机器公司 具有容错地址和命令总线的高可靠性存储器模块
CN102708087A (zh) * 2011-03-28 2012-10-03 上海朝为电子科技有限公司 一种用于片上系统的单线调试接口协议

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137048B2 (en) 2001-02-02 2006-11-14 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
JPS63310246A (ja) * 1987-06-12 1988-12-19 Fujitsu Ltd エラ−挿入回路
JPH0319038A (ja) * 1989-06-16 1991-01-28 Hitachi Ltd データ送受信装置
SE505322C2 (sv) 1995-12-29 1997-08-04 Ericsson Telefon Ab L M Rutinkontroll av paritetsunderhåll
JPH09237197A (ja) * 1996-02-29 1997-09-09 Toshiba Corp 半導体集積回路装置
US6000018A (en) * 1997-06-17 1999-12-07 Adaptec, Inc. System for aligning control words for identifying boundaries of headerless data sectors using automatic incrementing and discarding of data frame numbers
JP2001044960A (ja) * 1999-07-28 2001-02-16 Toyo Commun Equip Co Ltd 時分割方向制御インタフェースにおけるエラー試験装置
DE10130797A1 (de) * 2001-06-26 2003-01-02 Infineon Technologies Ag Schnittstelle zur Datenübertragung
US7426666B2 (en) * 2004-05-18 2008-09-16 Lucent Technologies Inc. Noisy channel emulator for high speed data
CA2651781C (en) * 2004-11-24 2012-10-09 Qualcomm Incorporated Systems and methods for digital data transmission rate control
US8026726B2 (en) 2009-01-23 2011-09-27 Silicon Image, Inc. Fault testing for interconnections
US8386867B2 (en) 2009-07-02 2013-02-26 Silicon Image, Inc. Computer memory test structure
JP5544878B2 (ja) 2009-12-25 2014-07-09 富士通株式会社 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法
US8694276B2 (en) 2011-01-20 2014-04-08 Texas Instruments Incorporated Built-in self-test methods, circuits and apparatus for concurrent test of RF modules with a dynamically configurable test structure
US9043665B2 (en) 2011-03-09 2015-05-26 Intel Corporation Functional fabric based test wrapper for circuit testing of IP blocks
WO2013145240A1 (ja) * 2012-03-29 2013-10-03 富士通株式会社 情報処理装置及び情報処理装置制御方法
US20140143588A1 (en) * 2012-11-21 2014-05-22 Nokia Corporation Instant Communication Error Indication From Slave
US9021325B2 (en) 2013-02-07 2015-04-28 Lsi Corporation Classifying bit errors in transmitted run length limited data
JP2016062130A (ja) * 2014-09-16 2016-04-25 日本電気株式会社 ネットワーク処理トレース装置、ネットワーク処理トレース方法、および、コンピュータ・プログラム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040133830A1 (en) * 2003-01-07 2004-07-08 Hoi-Jin Lee Semiconductor device with speed binning test circuit and test method thereof
CN1768330A (zh) * 2003-04-14 2006-05-03 国际商业机器公司 具有容错地址和命令总线的高可靠性存储器模块
US20040225932A1 (en) * 2003-05-10 2004-11-11 Hoda Sahir S. Systems and methods for scripting data errors to facilitate verification of error detection or correction code functionality
US20050005046A1 (en) * 2003-05-30 2005-01-06 Rizwan Bashirullah Integrated circuit devices having on-chip adaptive bandwidth buses and related methods
CN102708087A (zh) * 2011-03-28 2012-10-03 上海朝为电子科技有限公司 一种用于片上系统的单线调试接口协议

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111324948A (zh) * 2020-02-10 2020-06-23 上海兆芯集成电路有限公司 模拟方法及模拟系统
CN111324948B (zh) * 2020-02-10 2023-04-25 上海兆芯集成电路有限公司 模拟方法及模拟系统

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