CN107994006A - 倒装芯片组件、倒装芯片封装结构及封装方法 - Google Patents

倒装芯片组件、倒装芯片封装结构及封装方法 Download PDF

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Abstract

本发明提供了一种倒装芯片组件、倒装芯片封装结构及封装方法，所述倒装芯片组件包括芯片及设置于芯片表面的导电柱；所述导电柱包括连接至芯片表面的柱体及连接至柱体背离芯片的末端的软质导电层，所述倒装芯片组件还包括设置在所述导电柱旁侧的绝缘层，所述软质导电层沿背离所述芯片的方向突伸超出所述绝缘层。本发明倒装芯片组件、倒装芯片封装结构及封装方法通过调整生产作业方式提升产品良率，制程工艺更为简洁；并有利于芯片厂商产品效益的进一步发掘及其对后续产品的质量控制。

Description

倒装芯片组件、倒装芯片封装结构及封装方法
技术领域
本发明涉及电子封装技术领域，尤其涉及一种倒装芯片组件、倒装芯片封装结构及封装方法。
背景技术
随着电子行业的发展，集成电路封装相应朝着小型化、高性能的趋势发展。目前，绝大多数芯片与基板的连接仍采用引线键合方式，引线设置较长，制得的封装件的性能受限较大；尤其在一些高端精密器件领域，引线键合技术存有很大的局限性。业内已公开有多种样式的芯片封装结构，且仍在不断地推陈出新。其中，倒装芯片(flip chip)的封装是通过预制凸焊点(锡铅球或铜柱)，然后将芯片翻转加热利用熔融的凸焊点与基板相结合。相较于传统的引线键合方式，芯片正面朝向基板，能够形成最短电路，降低电阻，改善电性表现，且缩小了封装尺寸；特别是它可以采用类似SMT技术的手段来加工。因此，倒装芯片技术近年受到业内越来越多的关注与重视。
倒装芯片制程首先需要在刻蚀有成组芯片电路的圆片(wafer)上，对各芯片的联接点表面进行凸点底部金属化(UBM)处理，然后采用蒸镀、电镀、焊膏印刷、钉头、放球或焊料转移等方法在UBM后的表面上形成焊接凸点(bump)；同时，对成组基板(substratepanel)上的焊盘也必须进行适当的金属化处理。接着将圆片和基板切割成单个的芯片和对应的基片；再通过芯片组装(assembly)工艺将芯片与基片互连起来，连接方法可以通过焊料、热压焊接、热声焊接或导电胶连接等。组装完成后，再对芯片进行底部填充固化及元件塑封(modeling compound)，以完成倒装芯片的封装。制程工艺较复杂，底部填充固化多采用环氧树脂材料，此过程可能出现树脂填充不完全，耗时较长，且不利于芯片厂商对后续产品的质量控制。
鉴于此，有必要提供一种新的倒装芯片组件、倒装芯片封装结构及封装方法。
发明内容
本发明的目的在于提供一种倒装芯片组件、倒装芯片封装结构及封装方法，制程工艺更为简洁，调整生产作业方式提升产品良率；并有利于芯片厂商效益的提高及对产品的质量控制。
为实现上述发明目的，本发明提供了一种倒装芯片组件，包括芯片及设置于芯片表面的导电柱；所述导电柱包括连接至芯片表面的柱体及连接至柱体背离芯片的末端的软质导电层，所述倒装芯片组件还包括设置在所述导电柱旁侧的绝缘层，所述软质导电层沿背离所述芯片的方向突伸超出所述绝缘层。
作为本发明的进一步改进，所述软质导电层设置为软金层；所述柱体设置为铜柱。
作为本发明的进一步改进，所述导电柱还包括设置于所述铜柱与软金层之间的粘合层，所述粘合层设置为金属镍。
作为本发明的进一步改进，所述绝缘层相对芯片表面的设置高度超出所述柱体的高度，且所述绝缘层背离所述芯片的一侧形成有贴合面；所述绝缘层还具有自所述贴合面凹陷且与所述导电柱位置相对应的容置槽。
作为本发明的进一步改进，所述容置槽朝向所述芯片凹陷延伸不超出所述软质导电层。
作为本发明的进一步改进，所述容置槽具有底壁及周壁，所述导电柱位于所述容置槽的中心位置，以使得所述软质导电层的外周与所述周壁的径向间隙相一致。
作为本发明的进一步改进，所述绝缘层设置为聚酰亚胺树脂涂层。
本发明还提供一种倒装芯片封装结构，包括基片及上述倒装芯片组件；所述倒装芯片组件与基片上下堆叠设置，所述绝缘层与基片表面紧密贴合，且所述软质导电层抵压于所述基片表面以实现所述基片与芯片的电性连接。
本发明还提供一种倒装芯片封装方法，主要包括：
提供芯片，并在芯片表面制得导电柱，所述导电柱包括连接至芯片表面的柱体及连接至柱体背离芯片的末端的软质导电层；
制备绝缘层，所述绝缘层的厚度超出柱体且使得所述软质导电层沿背离所述芯片的方向突伸超出所述绝缘层；
提供基片，将完成绝缘层制备的芯片放置到基片上方，压合以使得所述绝缘层与所述基片相互贴合，且使得所述软质导电层抵压至所述基片表面的既定位置，以实现所述芯片与基片的电性连接，完成封装。
作为本发明的进一步改进，所述封装方法还包括在所述绝缘层上开设与所述导电柱的位置相对应的容置槽，所述容置槽朝向所述芯片凹陷延伸不超出所述软质导电层。
本发明的有益效果是：采用本发明倒装芯片组件、倒装芯片封装结构及封装方法，通过在芯片表面预制绝缘层，取代底部填充固化(under-fill)工艺，制程更为简洁，提升产品良率；并且有利于芯片厂商效益的提高及对产品的质量控制，同时增大客户选择度。
附图说明
图1是本发明倒装芯片组件的示意图；
图2是本发明倒装芯片封装结构的示意图；
图3是本发明倒装芯片封装方法的流程示意图。
具体实施方式
以下将结合附图所示的实施方式对本发明进行详细描述。但该实施方式并不限制本发明，本领域的普通技术人员根据该实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
请参阅图1，本发明提供的倒装芯片组件100包括芯片1、设置于芯片1表面的导电柱2以及设置在所述导电柱2旁侧的绝缘层3，所述绝缘层3紧密包裹在导电柱2的周侧。
所述导电柱2包括连接至芯片1表面的柱体21及连接至所述柱体21背离芯片1的末端的软质导电层22。所述绝缘层3均匀覆设于芯片1的表面，且所述绝缘层3相对所述芯片1表面的设置高度超出所述柱体21的高度；同时，所述软质导电层22沿背离所述芯片1的方向突伸超出所述绝缘层3。
在本实施例中，所述柱体21设置为铜柱；所述软质导电层22设置为软金层，所述软金层的维氏硬度值优选为50左右，以使得所述软金层在后续压合封装过程中能够顺利变形实现芯片1的封装。优选地，所述导电柱2还包括设置于所述柱体21与软质导电层22之间的粘合层23，所述粘合层23设置为金属镍。
所述绝缘层3设置为聚酰亚胺树脂(PI)涂层。所述绝缘层3背离所述芯片1的一侧还形成有贴合面31，所述贴合面31呈平面设置且与所述芯片1的表面大致平行。所述绝缘层3还具有自所述贴合面31凹陷形成的容置槽32，所述容置槽32与所述导电柱2的位置相对应。所述容置槽32朝向所述芯片1凹陷延伸不超出所述软质导电层22，避免所述导电柱2与绝缘层3之间在封装完成后留存有间隙。所述容置槽32具有底壁321及周壁322；所述导电柱2优选设置呈圆柱状且所述导电柱2位于所述容置槽32的中心位置，以使得所述软质导电层22的外周与所述周壁322的径向间隙相一致。
所述倒装芯片组件100通过在芯片1表面预制绝缘层3，提高芯片1的结构强度，并对芯片1表面设置的电路图形以及导电柱2形成较好的保护；更使得后续的倒装芯片封装工艺制程更为简洁，为客户提供更多的产品选项。
参图2，本发明还提供一种倒装芯片封装结构200，包括上下堆叠设置的所述倒装芯片组件100与基片4。所述倒装芯片组件100的绝缘层3与基片4表面紧密贴合，且所述软质导电层22抵压于所述基片4表面的既定位置以实现所述基片4与芯片1的电性连接。
参图3，本发明还提供一种倒装芯片封装方法，主要包括：
提供芯片1，并在芯片1表面制得导电柱2，所述导电柱2包括连接至芯片1表面的柱体21及连接至柱体21背离芯片1的末端的软质导电层22；
制备绝缘层3，所述绝缘层3的厚度超出柱体21且使得所述软质导电层22沿背离所述芯片1的方向突伸超出所述绝缘层3；
提供基片4，将完成绝缘层3制备的芯片1放置到基片4上方，定位压合，以使得所述绝缘层3与所述基片4相互贴合，且使得所述软质导电层22抵压至所述基片4表面的既定位置，以实现所述芯片1与基片4的电性连接，完成封装。
在本实施例中，所述导电柱2采用三段式结构，所述柱体21设置为铜柱；所述软质导电层22设置为软金层，所述铜柱与软金层之间还设有金属镍。所述绝缘层采用聚酰亚胺树脂(PI)涂层，所述聚酰亚胺树脂(PI)涂层形成与所述芯片1表面大致平行的贴合面31。
所述封装方法还包括在所述绝缘层3上开设与所述导电柱2的位置相对应的容置槽32，以使得所述芯片1与基片4压合过程中，所述软质导电层22能够沿其周向延展，进而使得所述软质导电层22、绝缘层3均能紧密贴合在所述基片4的表面。所述容置槽32朝向所述芯片1凹陷延伸不超出所述软质导电层22。具体地，所述容置槽32通过双重开窗显影技术制得。
在本发明的另一实施方式中，所述封装方法还包括在所述绝缘层3的贴合面31与基片4表面两者至少其一上涂覆胶黏层，以便于所述倒装芯片组件100与基片4的压合，进而得到相应的封装产品。
综上所述，采用本发明倒装芯片组件100、倒装芯片封装结构200及封装方法，通过在芯片1表面预制绝缘层3，取代后续封装制程中底部填充固化(under-fill)工艺，进而使得倒装芯片封装制程更为简洁，提升产品良率；并有利于芯片厂商效益的提高及对产品的质量控制，同时增大客户选择度。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种倒装芯片组件，包括芯片及设置于芯片表面的导电柱，其特征在于：所述导电柱包括连接至芯片表面的柱体及连接至柱体背离芯片的末端的软质导电层，所述倒装芯片组件还包括设置在所述导电柱旁侧的绝缘层，所述软质导电层沿背离所述芯片的方向突伸超出所述绝缘层。
2.根据权利要求1所述的倒装芯片组件，其特征在于：所述软质导电层设置为软金层；所述柱体设置为铜柱。
3.根据权利要求2所述的倒装芯片组件，其特征在于：所述导电柱还包括设置于所述铜柱与软金层之间的粘合层，所述粘合层设置为金属镍。
4.根据权利要求1所述的倒装芯片组件，其特征在于：所述绝缘层相对芯片表面的设置高度超出所述柱体的高度，且所述绝缘层背离所述芯片的一侧形成有贴合面；所述绝缘层还具有自所述贴合面凹陷且与所述导电柱位置相对应的容置槽。
5.根据权利要求4所述的倒装芯片组件，其特征在于：所述容置槽朝向所述芯片凹陷延伸不超出所述软质导电层。
6.根据权利要求4所述的倒装芯片组件，其特征在于：所述容置槽具有底壁及周壁，所述导电柱位于所述容置槽的中心位置，以使得所述软质导电层的外周与所述周壁的径向间隙相一致。
7.根据权利要求1所述的倒装芯片组件，其特征在于：所述绝缘层设置为聚酰亚胺树脂涂层。
8.一种倒装芯片封装结构，其特征在于：所述封装结构包括基片、如权利要求1-7任一项所述的倒装芯片组件；所述倒装芯片组件与基片上下堆叠设置，所述绝缘层与基片表面紧密贴合，且所述软质导电层抵压于所述基片表面以实现所述基片与芯片的电性连接。
9.一种倒装芯片封装方法，其特征在于：
提供芯片，并在芯片表面制得导电柱，所述导电柱包括连接至芯片表面的柱体及连接至柱体背离芯片的末端的软质导电层；
制备绝缘层，所述绝缘层的厚度超出柱体且使得所述软质导电层沿背离所述芯片的方向突伸超出所述绝缘层；
提供基片，将完成绝缘层制备的芯片放置到基片上方，压合以使得所述绝缘层与所述基片相互贴合，且使得所述软质导电层抵压至所述基片表面的既定位置，以实现所述芯片与基片的电性连接，完成封装。
10.根据权利要求9所述的封装方法，其特征在于：所述封装方法还包括在所述绝缘层上开设与所述导电柱的位置相对应的容置槽，所述容置槽朝向所述芯片凹陷延伸不超出所述软质导电层。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313349A (ja) * 2000-04-28 2001-11-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US20060228829A1 (en) * 2005-04-08 2006-10-12 Shih-Ping Hsu Method for fabricating a flip chip package
TW200837910A (en) * 2007-03-14 2008-09-16 Phoenix Prec Technology Corp Semiconductor package substrate structure and fabrication method thereof
WO2013115270A1 (ja) * 2012-01-30 2013-08-08 Hosaka Takashi 半導体センサー・デバイスおよびその製造方法
US20130299986A1 (en) * 2012-05-14 2013-11-14 Micron Technology, Inc. Methods for forming semiconductor device packages with photoimageable dielectric adhesive material, and related semiconductor device packages
US20140293547A1 (en) * 2013-03-26 2014-10-02 Via Technologies, Inc. Circuit substrate, semiconductor package and process for fabricating the same
CN207705187U (zh) * 2017-12-30 2018-08-07 颀中科技（苏州）有限公司 倒装芯片组件及倒装芯片封装结构
CN113506785A (zh) * 2021-09-13 2021-10-15 甬矽电子(宁波)股份有限公司 多凸块封装结构及其制备方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
JP2001313349A (ja) * 2000-04-28 2001-11-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20060228829A1 (en) * 2005-04-08 2006-10-12 Shih-Ping Hsu Method for fabricating a flip chip package
TW200837910A (en) * 2007-03-14 2008-09-16 Phoenix Prec Technology Corp Semiconductor package substrate structure and fabrication method thereof
WO2013115270A1 (ja) * 2012-01-30 2013-08-08 Hosaka Takashi 半導体センサー・デバイスおよびその製造方法
US20130299986A1 (en) * 2012-05-14 2013-11-14 Micron Technology, Inc. Methods for forming semiconductor device packages with photoimageable dielectric adhesive material, and related semiconductor device packages
US20140293547A1 (en) * 2013-03-26 2014-10-02 Via Technologies, Inc. Circuit substrate, semiconductor package and process for fabricating the same
CN207705187U (zh) * 2017-12-30 2018-08-07 颀中科技（苏州）有限公司 倒装芯片组件及倒装芯片封装结构
CN113506785A (zh) * 2021-09-13 2021-10-15 甬矽电子(宁波)股份有限公司 多凸块封装结构及其制备方法

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