CN107919386A - 基于应变调控的增强型GaN基FinFET结构 - Google Patents
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Abstract
本发明公开了一种基于应变调控的增强型GaN基FinFET结构，包括：薄势垒异质结，自下而上包括：GaN缓冲层和薄势垒层，在该薄势垒异质结的界面处存在受晶格应变调控的二维电子气；电荷诱导层，形成于薄势垒层上方，包含若干间隔开的被刻蚀至薄势垒层的空心区域，分别为源极开口区、漏极开口区以及栅极开口区；以及Fin纳米带阵列结构，在栅极开口区由薄势垒层刻蚀至GaN缓冲层内部形成，用于实现应变调控。该结构使Fin宽拓宽至100nm以上，解决了目前增强型AlGaN/GaN FinFET器件Fin宽临界尺寸偏小问题，从而增大了器件Fin宽制备工艺窗口，降低了工艺难度以及制作AlGaN/GaN FinFET器件的工艺成本。
Description
技术领域
本公开属于半导体器件技术领域，涉及一种基于应变调控的增强型GaN基FinFET结构。
背景技术
鳍式场效应晶体管(FinFET，Fin Field-Effect Transisitor)是一种新型的互补式金属氧化物半导体晶体管，在传统的晶体管结构中，控制电流通过的栅极，只能在栅极的一侧控制电路的接通与断开，属于平面的架构，而在FinFET结构中，栅极呈类似鱼鳍的叉状3D架构，可在电路的两侧控制电路的接通与断开。因此，FinFET相较于传统的晶体管来说，大幅改善了电路控制并减少了漏电流，有助于大幅缩短晶体管的栅长。
最新研究结果表明，鳍(Fin)结构有助于实现增强型AlGaN/GaN高电子迁移率晶体管(HEMT)器件，并且随Fin宽度减小，阈值电压正移，但是只有Fin宽度小于100nm时，才有望实现增强型器件，且对应的阈值电压较低。因此，现有的FinFET结构存在Fin宽临界尺寸偏小、阈值电压偏低且制备工艺较为复杂、成本偏高的问题。
发明内容
(一)要解决的技术问题
本公开提供了一种基于应变调控的增强型GaN基FinFET结构，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种基于应变调控的增强型GaN基FinFET结构，包括：薄势垒异质结，自下而上包括：GaN缓冲层和薄势垒层，在该薄势垒异质结的界面处存在受晶格应变调控的二维电子气；电荷诱导层，形成于薄势垒层上方，包含若干间隔开的被刻蚀至薄势垒层的空心区域，分别为源极开口区、漏极开口区以及栅极开口区；以及Fin纳米带阵列结构，在栅极开口区由薄势垒层刻蚀至GaN缓冲层内部形成，用于实现应变调控。
在本公开的一些实施例中，基于应变调控的增强型GaN基FinFET结构，还包括：源极，形成于源极开口区，下方与薄势垒层接触；漏极，形成于漏极开口区，下方与薄势垒层接触；以及栅极，覆盖于Fin纳米带阵列结构的表面。
在本公开的一些实施例中，薄势垒层的材料包括如下材料的一种：AlGaN、AlInN三元合金或AlInGaN四元合金。
在本公开的一些实施例中，AlGaN、AlInN三元合金或AlInGaN四元合金中Al的组分x(Al)满足：x(Al)≤25％。
在本公开的一些实施例中，薄势垒层的厚度介于3nm～6nm之间。
在本公开的一些实施例中，薄势垒异质结外延于一衬底之上，该衬底为如下材料中的一种：硅、碳化硅、蓝宝石。
在本公开的一些实施例中，电荷诱导层的材料为氮化硅或硅氧氮。
在本公开的一些实施例中，电荷诱导层的应力介于1GPa～5GPa之间，厚度小于10nm。
在本公开的一些实施例中，源极、漏极的材料为如下材料中的一种或其组合：Ti，Al，Ni，Au；和/或栅极的材料为如下材料中的一种或其组合：Ni，Au。
在本公开的一些实施例中，Fin纳米带阵列结构中的Fin宽度WFin满足：WFin＞100nm。
(三)有益效果
从上述技术方案可以看出，本公开提供的基于应变调控的增强型GaN基FinFET结构，具有以下有益效果：
(1)通过采用薄势垒层，利用其晶格的应变梯度比厚势垒层大的特点，更有效地降低了栅内薄势垒层和GaN缓冲层异质结界面的二维电子气浓度，使Fin宽拓宽至100nm以上，解决了目前增强型AlGaN/GaNFinFET器件Fin宽临界尺寸偏小问题，从而增大了器件Fin宽制备工艺窗口，降低了工艺难度以及制作AlGaN/GaN FinFET器件的工艺成本；
(2)通过生长电荷诱导层实现薄势垒结构的异质结二维电子气的恢复，以保证器件导通电阻较低；通过去除栅区薄势垒上的电荷诱导层来实现栅内异质结二维电子气的纵向自然耗尽，无需栅槽刻蚀即可形成增强型器件，可降低晶格损伤；
(3)在沉积栅极之前，在栅极开口处刻蚀Fin纳米带阵列结构，然后在该Fin纳米带阵列结构上沉积栅金属作为栅极，在Fin纳米带阵列结构的上部和两侧壁栅三个方向上实现对二维电子气的调控，提升了阈值电压。
附图说明
图1为根据本公开实施例基于应变调控的增强型GaN基FinFET结构的示意图。
图2为薄势垒的Fin器件与常规厚势垒Fin器件的横向剖面对比图，其中，(a)为常规厚势垒Fin器件的横向剖面图，(b)为薄势垒Fin器件的横向剖面图。
图3为根据本公开实施例基于应变调控的增强型GaN基FinFET结构的制作方法流程图。
图4A-图4E为根据本公开实施例基于应变调控的增强型GaN基FinFET结构的制作过程示意图。
图4A为制备薄势垒/GaN异质结结构的示意图。
图4B为在薄势垒层上生长电荷诱导层的示意图。
图4C为在电荷诱导层上进行刻蚀，打开源/漏极开口、栅极开口，并在源/漏极开口处制作源/漏极、进行器件隔离的示意图。
图4D为在暴露的薄势垒层上制作Fin纳米带阵列结构的示意图。
图4E为在Fin纳米带阵列结构上制作栅极的示意图。
图5为根据本公开实施例基于应变调控的增强型GaN基FinFET结构与现有技术中的厚势垒层FinFET器件的Fin宽临界尺寸、阈值电压进行对比的结果图。
【符号说明】
10-衬底；20-GaN缓冲层；
30-薄势垒层；23-二维电子气；
40-电荷诱导层；50-Fin纳米带阵列结构；
61-源极；62-漏极；
70-栅极。
具体实施方式
本公开提供了一种基于应变调控的增强型GaN基FinFET结构，通过采用薄势垒层，利用其晶格的应变梯度比厚势垒层大的特点，使器件的Fin宽可扩宽至100nm以上，从而增大了器件Fin宽制备工艺窗口，降低了工艺难度以及制作GaN基FinFET器件的工艺成本；直接去除薄势垒上的电荷诱导层来实现栅内异质结二维电子气的纵向自然耗尽，无需栅槽刻蚀即可形成增强型器件，降低了晶格损伤；在Fin纳米带阵列结构的上部和两侧壁栅三个方向实现对二维电子气的调控，提升了阈值电压。
本公开中，术语“纵向”是指图1所示的z轴方向；“横向”是指图1所示的y轴方向；二维电子气的浓度以虚线表示，其中粗的虚线表示二维电子气浓度较高，细的虚线表示二维电子气浓度较低。以符号“Al(In，Ga)N”表示AlGaN、AlInN三元合金或AlInGaN四元合金。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开的第一个实施例中，提供了一种基于应变调控的增强型GaN基FinFET结构。
图1为根据本公开实施例基于应变调控的增强型GaN基FinFET结构的示意图。
参照图1所示，本公开的基于应变调控的增强型GaN基FinFET结构，包括：衬底10；薄势垒异质结，外延于衬底10之上，自下而上包括：GaN缓冲层20和薄势垒层30，在该薄势垒异质结的界面处存在受晶格应变调控的二维电子气23；电荷诱导层40，形成于薄势垒层30上方，包含若干间隔开的被刻蚀至薄势垒层30的空心区域，分别为源极开口区、漏极开口区以及栅极开口区；Fin纳米带阵列结构50，在栅极开口区由薄势垒层30刻蚀至GaN缓冲层20内部形成，用于实现应变调控；源极61，形成于源极开口区，下方与薄势垒层30接触；漏极62，形成于漏极开口区，下方与薄势垒层30接触；以及栅极70，覆盖于Fin纳米带阵列结构50的表面。
下面对该增强型GaN基FinFET结构的各部分进行详细介绍。
本实施例中，衬底10的材料包括但不限于如下材料的一种：硅、碳化硅、蓝宝石等。
GaN缓冲层20和薄势垒层30形成薄势垒异质结的结构，在薄势垒异质结的界面处存在受晶格应变调控的二维电子气23，参照图1所示。
在单纯的薄势垒异质结的结构中，二维电子气23是由于存在自发极化和压电极化效应产生的，受晶格应变的调控，由于薄势垒层晶格的应变梯度比厚势垒层大，因此可以显著提升单位电压的应变调控效果，使得薄势垒异质结的压电极化作用受栅压的调制更迅速，二维电子气23的浓度更有效地降低，效果图参见图4A所示，其中，细的虚线表示二维电子气浓度较低。
本实施例中，薄势垒层30的材料包括但不限于如下材料的一种：AlGaN、AlInN三元合金或AlInGaN四元合金等。
本实施例中，优选薄势垒层30的厚度介于3nm～6nm之间；优选的，Al(In，Ga)N中Al的组分不高于25％。
电荷诱导层40可以诱导薄势垒异质结界面处的二维电子气恢复，使得二维电子气的浓度明显升高，效果图参见图4B所示，其中，粗的虚线表示二维电子气浓度较高。
本实施例中，电荷诱导层40选用SiN材料，还可以选用其它材料，比如硅氧氮，利用LPCVD的技术进行生长，该SiN电荷诱导层40的应力控制在1GPa～5GPa之间的量级，厚度小于10nm。
本实施例中，通过去除薄势垒层30上的电荷诱导层40来实现栅内异质结中二维电子气的纵向自然耗尽，Fin纳米带阵列结构50可以实现横向应变调控，结合薄势垒层显著的应变调控作用，在横向和纵向均实现耗尽调控，从而显著提高了阈值电压。
本公开的增强型GaN基FinFET结构中Fin宽度大于100nm，大大拓宽了现有Fin宽的尺寸，本实施例中，实现的Fin宽不小于150nm，该Fin纳米带阵列结构50是在栅极开口区由薄势垒层30刻蚀至GaN缓冲层20内部形成的。
本实施例中，源极61、漏极62的材料可选但不限于如下材料中的一种或其组合：Ti，Al，Ni，Au等。
本实施例中，栅极70的材料可选但不限于如下材料中的一种或其组合：Ni，Au等。
图2为薄势垒的Fin器件与常规厚势垒Fin器件的横向剖面对比图，其中，(a)为常规厚势垒Fin器件的横向剖面图，(b)为薄势垒Fin器件的横向剖面图。参照图1所示，在不形成栅极70之前的结构上沿着Fin纳米带阵列结构的横向进行剖开，得到如图2中(b)所示的结构，图2中(a)图作为对比图，将薄势垒层换成厚势垒层。
下面结合图1和图2，来介绍本公开基于应变调控的增强型GaN基FinFET结构能够拓宽Fin尺寸、增大阈值电压的原理。
参照图2中(a)所示，对于常规的厚势垒Fin器件来说，栅内势垒层较厚，在相同电压下电场的调制作用就比较弱，由逆压电效应引起的厚势垒层晶格应变梯度比较小，从而使二维电子气浓度减少的幅度较小；参照图2中(b)所示，对于薄势垒Fin器件来说，栅内势垒层较薄，相同电压下电场的调制作用就比较强，同时由逆压电效应引起的晶格应变梯度更大，使二维电子气浓度减少的幅度更大。
在本公开的第二个示例性实施例中，提供了一种基于应变调控的增强型GaN基FinFET结构的制作方法。
图3为根据本公开实施例基于应变调控的增强型GaN基FinFET结构的制作方法流程图。
图4A-图4E为根据本公开实施例基于应变调控的增强型GaN基FinFET结构的制作过程示意图。
参照图3所示，本公开的基于应变调控的增强型GaN基FinFET结构的制作方法，包括：
步骤S302：在衬底上外延生长薄势垒异质结；
参照图4A所示，在衬底上依次外延生长GaN缓冲层20和薄势垒层30，在该薄势垒异质结的界面处存在受晶格应变调控的二维电子气23，此结构中二维电子气的浓度很低。
步骤S304：在薄势垒异质结上方生长电荷诱导层；
参照图4B所示，电荷诱导层可以诱导异质结中的二维电子气恢复，二维电子气的浓度明显升高。
本实施例中，电荷诱导层40选用SiN材料，当然，还可以选用其它材料，比如硅氧氮，利用LPCVD的技术进行生长，该SiN电荷诱导层40的应力控制在1GPa～5GPa之间的量级，厚度小于10nm。
步骤S306：刻蚀若干间隔开的区域内的电荷诱导层至薄势垒异质结上表面，制作源极开口区、漏极开口区和栅极开口区，并在源极开口区制作源极，在漏极开口区制作漏极；
本步骤中，源极沉积于源极开口区之上，下方与薄势垒异质结的薄势垒层相接触，该源极高出电荷诱导层的表面；漏极沉积于漏极开口区之上，下方与薄势垒异质结的薄势垒层相接触，该漏极高出电荷诱导层的表面，参见图4C中不含器件隔离的部分。
本实施例中，源极、漏极的金属材料可选但不限于如下材料中的一种或其组合：Ti，Al，Ni，Au等。
步骤S308：进行器件隔离；
在实际的器件制作工艺中，同一个衬底上可以包含多个增强型GaN基FinFET结构，在多个增强型GaN基FinFET结构之间需要进行器件隔离，通常可以但不局限于采用离子注入或者刻蚀等方法实现器件隔离；经过步骤S306和步骤S308之后的器件结构图参照图4C所示。
步骤S310：在栅极开口区暴露的薄势垒异质结上制作Fin纳米带阵列结构；
参照图4D所示，Fin纳米带阵列结构由薄势垒层刻蚀至GaN缓冲层内部形成。
本实施例中，该GaN基FinFET结构中Fin宽度不小于150nm，本公开能够实现的Fin宽度大于100nm。
步骤S312：在Fin纳米带阵列结构上制作栅电极，完成增强型GaN基FinFET结构的制作；
参照图4E所示，可以但不限于利用电子束蒸发的方式在Fin纳米带阵列结构上制作栅电极，栅电极覆盖于Fin纳米带阵列结构的表面上，与Fin纳米带阵列结构的外形相同，可以参见图2中(b)所示的外形；在图4E中为了突出Fin纳米带阵列结构的三维形状，并未示意出栅电极的具体形状，仅仅示意其位置关系。
本实施例中，栅极70的材料可选但不限于如下材料中的一种或其组合：Ni，Au等。
需要说明的是，在步骤S306中的源极开口区、漏极开口区和栅极开口区可以同时制作，也可以按照先后顺序进行制作，可以先开源极开口和漏极开口，然后再开栅极开口；或者先开栅极开口，然后再开源极开口和漏极开口；另外步骤S306和步骤S308中的制作过程可以穿插进行，比如，先制作源极开口区和漏极开口区，然后分别在源极开口区和漏极开口区制作源极和漏极，接着进行器件隔离，然后再制作栅极开口区。在实际的工艺中可以根据实际操作便利性和实际需求进行适应性的调整，不局限于上述举例。
根据本实施例所示方法制作的基于应变调控的增强型GaN基FinFET结构进行了性能测试，并且与现有技术中的厚势垒层FinFET器件进行了性能对比。该厚势垒层FinFET器件为AlGaN/GaN异质结的HEMT。
图5为根据本公开实施例基于应变调控的增强型GaN基FinFET结构与现有技术中的厚势垒层FinFET器件的Fin宽临界尺寸、阈值电压进行对比的结果图。
参照图5所示，相对于现有技术中的厚势垒层FinFET器件来说，本公开实施例的薄势垒层FinFET器件的Fin宽临界尺寸为150nm，超过了现有技术中的100nm甚至更窄的Fin宽，从而增大了器件Fin宽制备工艺窗口，降低了工艺难度以及制作GaN基FinFET器件的工艺成本；另外，薄势垒层FinFET器件的阈值电压在同一Fin宽条件下均高于厚势垒层FinFET器件的阈值电压。
综上所述，本公开提供了一种基于应变调控的增强型GaN基FinFET结构，通过采用薄势垒层，利用其晶格的应变梯度比厚势垒层大的特点，更有效地降低了栅内薄势垒层和GaN缓冲层异质结界面的二维电子气浓度，使Fin宽拓宽至100nm以上，解决了目前增强型AlGaN/GaN FinFET器件Fin宽临界尺寸偏小问题，从而增大了器件Fin宽制备工艺窗口，降低了工艺难度以及制作AlGaN/GaN FinFET器件的工艺成本；通过电荷诱导层生长实现薄势垒结构的异质结二维电子气的恢复，以保证器件导通电阻较低；通过去除薄势垒上的电荷诱导层来实现栅内异质结二维电子气的纵向自然耗尽，无需栅槽刻蚀即可形成增强型器件，降低了晶格损伤；在沉积栅极之前，在栅极开口处刻蚀Fin纳米带阵列结构，然后在该Fin纳米带阵列结构上沉积栅金属作为栅极，在Fin纳米带阵列结构的上部和两侧壁三个方向上实现对二维电子气的调控，提升了阈值电压。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
再者，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种基于应变调控的增强型GaN基FinFET结构，包括：
薄势垒异质结，自下而上包括：GaN缓冲层和薄势垒层，在该薄势垒异质结的界面处存在受晶格应变调控的二维电子气；
电荷诱导层，形成于薄势垒层上方，包含若干间隔开的被刻蚀至薄势垒层的空心区域，分别为源极开口区、漏极开口区以及栅极开口区；以及
Fin纳米带阵列结构，在栅极开口区由薄势垒层刻蚀至GaN缓冲层内部形成，用于实现应变调控。
2.根据权利要求1所述的增强型GaN基FinFET结构，还包括：
源极，形成于源极开口区，下方与薄势垒层接触；
漏极，形成于漏极开口区，下方与薄势垒层接触；以及
栅极，覆盖于Fin纳米带阵列结构的表面。
3.根据权利要求1所述的增强型GaN基FinFET结构，其中，所述薄势垒层的材料包括如下材料的一种：AlGaN、AlInN三元合金或AlInGaN四元合金。
4.根据权利要求3所述的增强型GaN基FinFET结构，其中，所述AlGaN、AlInN三元合金或AlInGaN四元合金中Al的组分x(Al)满足：x(Al)≤25％。
5.根据权利要求1所述的增强型GaN基FinFET结构，其中，所述薄势垒层的厚度介于3nm～6nm之间。
6.根据权利要求1所述的增强型GaN基FinFET结构，其中，所述薄势垒异质结外延于一衬底之上，该衬底为如下材料中的一种：硅、碳化硅、蓝宝石。
7.根据权利要求1所述的增强型GaN基FinFET结构，其中，所述电荷诱导层的材料为氮化硅或硅氧氮。
8.根据权利要求1所述的增强型GaN基FinFET结构，其中，所述电荷诱导层的应力介于1GPa～5GPa之间，厚度小于10nm。
9.根据权利要求2所述的增强型GaN基FinFET结构，其中：
所述源极、漏极的材料为如下材料中的一种或其组合：Ti，Al，Ni，Au；和/或
所述栅极的材料为如下材料中的一种或其组合：Ni，Au。
10.根据权利要求1至9任一项所述的增强型GaN基FinFET结构，其中，所述Fin纳米带阵列结构中的Fin宽度WFin满足：WFin＞100nm。
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