CN107910365A - 一种薄膜晶体管及其制造方法 - Google Patents

一种薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN107910365A
CN107910365A CN201711006470.9A CN201711006470A CN107910365A CN 107910365 A CN107910365 A CN 107910365A CN 201711006470 A CN201711006470 A CN 201711006470A CN 107910365 A CN107910365 A CN 107910365A
Authority
CN
China
Prior art keywords
layer
copper
layers
titanium layer
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711006470.9A
Other languages
English (en)
Inventor
张俊
董波
戴超
曹琨
邢志民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing CEC Panda LCD Technology Co Ltd
Original Assignee
Nanjing CEC Panda LCD Technology Co Ltd
Nanjing Huadong Electronics Information and Technology Co Ltd
Nanjing CEC Panda FPD Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing CEC Panda LCD Technology Co Ltd, Nanjing Huadong Electronics Information and Technology Co Ltd, Nanjing CEC Panda FPD Technology Co Ltd filed Critical Nanjing CEC Panda LCD Technology Co Ltd
Priority to CN201711006470.9A priority Critical patent/CN107910365A/zh
Publication of CN107910365A publication Critical patent/CN107910365A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors

Abstract

本发明提供一种薄膜晶体管及其制造方法,包括:栅极、半导体层、源极和漏极、以及,沟道区,位于源极和漏极之间、绝缘层,位于所述源极和漏极上方;其中,所述源极和漏极为多层结构,至少包括位于底部的下钛层、位于顶部的上钛层、以及位于所述下钛层与上钛层之间的铜层,所述下钛层与所述半导体层接触,所述铜层与绝缘层和半导体层均不接触。本发明的源极和漏极采用钛‑铜‑钛的金属结构,先沉积底层钛和铜,然后对铜层进行图案化,并进行适当过刻,保证顶层钛覆盖中间铜层,从而保护铜不被氯气的腐蚀。此外,形成源极和漏极时,不需额外开一道光罩,优化了生产工艺,节约了制造成本。

Description

一种薄膜晶体管及其制造方法
技术领域
本发明属于液晶显示的技术领域,尤其涉及一种薄膜晶体管及其制造方法。
背景技术
在平板显示装置中,薄膜晶体管液晶显示器(Thin Film Transistor LiquidCrystal Display,简称TFT-LCD)具有体积小、功耗低、制造成本相对较低和低辐射等特点。
现有薄膜晶体管结构,如图1所示,包括覆于基板10上的栅极20,覆于栅极20上的栅极绝缘膜30,覆于栅极绝缘膜30上的半导体层40,半导体层40为IGZO半导体层,覆于半导体层40上的源极和漏极,覆于半导体层40上的绝缘层60。其中,源极和漏极均为两层结构,底层为钛层510,顶层为铜层520,沟道区70位于源极和漏极之间。
在形成源极和漏极以及沟道区70的过程中,由于先对铜层进行刻蚀,再对钛层进行刻蚀,对钛层采用干刻法,在针对钛层的干刻过程中,如果不对铜层采取保护措施,在铜层位于沟道区侧面的一端,以及相对的另一端,将会被干刻采用的氯气腐蚀,将铜腐蚀生成氧化铜,从而影响信号传送以及TFT特性,如图2所示,图2(a)是对铜层湿刻完的示意图,图2(b)是对钛层干刻完的示意图,从图2(b)可以看出,在形成源极和漏极的铜层的两端,均有被氯气腐蚀而生成的氧化铜80。
发明内容
为解决现有技术中存在的上述问题,本发明提供一种薄膜液晶管及其制造方法,解决因铜层无法被保护,而导致在钛层被干刻时造成腐蚀,影响中信号传送以及TFT特性的问题。
本发明提供的技术方案如下:
本发明公开了一种薄膜晶体管,包括:栅极、半导体层、源极和漏极、以及,沟道区,位于源极和漏极之间、绝缘层,位于所述源极和漏极上方;其中,所述源极和漏极为多层结构,源极和漏极均至少包括位于底部的下钛层、位于顶部的上钛层、以及位于所述下钛层与上钛层之间的铜层,所述下钛层与所述半导体层接触,所述铜层与绝缘层和半导体层均不接触。
进一步地,所述上钛层还包括第一部分,所述第一部分设置于沟道区的侧面,覆盖所述铜层的一端,所述第一部分隔离所述铜层和绝缘层。
进一步地,所述上钛层还包括第二部分,所述第二部分覆盖所述铜层的另一端。
进一步地,所述下钛层和上钛层在所述第一部分和第二部分接触,所述上钛层和下钛层合围包裹所述铜层。
进一步地,所述源极的铜层和漏极的铜层之间的距离大于所述源极的上钛层和漏极的上钛层之间的距离。
进一步地,还包括覆盖所述栅极的栅极绝缘膜,所述半导体层位于所述栅极绝缘膜的上方。
进一步地,所述栅极绝缘膜是至少包括SiOX膜层和SiNX膜层的组合膜层,其中,所述SiNX膜层位于所述栅极的上方,所述SiOX膜层位于SiNX膜层的上方。
进一步地,所述半导体层为IGZO半导体层
本发明还公开了一种薄膜晶体管的制造方法,该方法包括:第一步:形成栅极;第二步:形成覆于所述栅极上的栅极绝缘膜;第三步:形成位于所述栅极绝缘膜上方的半导体层以及源极和漏极,所述源极和漏极为多层结构,所述源极和漏极均至少包括位于底部的下钛层、位于顶部的上钛层、以及位于所述下钛层与上钛层之间的铜层,并在源极和漏极之间形成沟道区,所述上钛层与所述半导体层不接触,所述铜层与半导体层不接触;第四步:形成位于所述源极和漏极上的绝缘层,所述绝缘层位于所述沟道区内的部分与上钛层接触,且所述部分与所述铜层不接触。
进一步地,所述第三步的具体步骤为:沉积由金属钛形成的下钛层以及由金属铜形成的铜层;在铜层上涂布第一光阻层,对第一光阻层进行曝光,铜层的刻蚀长度大于第一光阻层的曝光长度,移除第一光阻层;沉积由金属钛形成的上钛层;在钛层上涂布第二光阻层,对第二光阻层进行曝光,对位于第二光阻层下方的上钛层和下钛层一并进行刻蚀处理,形成沟道区,移除第二光阻层。
与现有技术相比,本发明至少具有以下任意一项有益效果:
1、本发明通过上钛层和下钛层将铜层包裹起来,从而在后续钛层图案化过程中,铜层不会被氯气腐蚀,影响薄膜晶体管的特性。
2、在形成源极和漏极时,不需额外开一道光罩,优化了生产工艺,节约了制造成本。
附图说明
下面将以明确易懂的方式,结合附图说明优选实施方式,对本发明予以进一步说明。
图1为现有薄膜晶体管的结构示意图;
图2(a)为现有薄膜晶体管铜层湿刻完的结构示意图;
图2(b)为现有薄膜晶体管钛层干刻完的结构示意图;
图3为本发明薄膜晶体管的结构示意图;
图4-10为本发明薄膜晶体管的制造方法的步骤示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对照附图说明本发明的具体实施方式。显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图,并获得其他的实施方式。
为使图面简洁,各图中只示意性地表示出了与本发明相关的部分,它们并不代表其作为产品的实际结构。另外,以使图面简洁便于理解,在有些图中具有相同结构或功能的部件,仅示意性地绘示了其中的一个,或仅标出了其中的一个。在本文中,“一个”不仅表示“仅此一个”,也可以表示“多于一个”的情形。
如图3所示,本发明的薄膜晶体管,包括形成于基板上的栅极、形成于栅极上的栅极绝缘膜、形成于栅极绝缘膜上的半导体层、源极和漏极,以及,沟道区,位于源极和漏极之间,绝缘层,位于所述源极和漏极上方;其中,所述源极和漏极为多层结构,至少包括位于底部的下钛层、位于顶部的上钛层、以及位于所述下钛层与上钛层之间的铜层,所述铜层与绝缘层和半导体层均不接触。
具体地,上钛层还包括位于沟道区侧面的第一部分,该第一部分覆盖铜层的一端,隔离所述铜层和绝缘层以及半导体层,上钛层第一部分与绝缘层接触。
具体地,上钛层还包括第二部分,该第二部分覆盖铜层的另一端。
具体地,上钛层和下钛层相互接触,上钛层覆盖铜层的上表面以及两个侧面,上钛层和下钛层合围包裹位于中间的铜层。
具体地,半导体层形成在栅极绝缘膜和源极、漏极所在层之间,半导体层的材料采用但不限于IGZO、LTPS或CGS。
具体地,栅极所用金属为Mo、AL、Cu、Ti或其他金属中的单一金属或复合金属;栅极绝缘膜可以是单品种材料层,也可以采用SiOX和SiNX组合膜层,优选地,在栅极上覆盖SiNX膜层,在SiNX膜层上形成SiOX膜层。其中,SiNX的防水性能优越,将SiOx置于上层能够为IGZO提供氧原子,防止SiNx中H的扩散影响。
具体地,绝缘层可采用但不限于SiOx或SiNx或二者的组合。
如图4-10所示,本发明还保护一种薄膜晶体管结构的制造方法,该方法包括:
S01:形成栅极。在基板上形成一层金属层,对金属层进行图案化,形成覆于基板1上的栅极,具体步骤为:成膜、曝光、刻蚀。
S02:形成栅极绝缘膜。具体地,栅极绝缘膜成膜,形成覆于栅极上的栅极绝缘膜。
S03:形成半导体层。优选地,所述半导体层材料采用IGZO,具体步骤为:在沟道区溅射IGZO,IGZO成膜,曝光,显影,刻蚀,形成覆于栅极绝缘膜上的半导体层。形成源极和漏极、沟道区,其中,源极和漏极为多层结构,至少包括位于底部的下钛层、位于顶部的上钛层、以及位于所述下钛层与上钛层之间的铜层,并在源极和漏极之间形成沟道区。具体地,铜层与半导体层不接触。
S04:形成绝缘层,位于沟道区内的绝缘层与所述源极和漏极的钛层接触,与所述铜层不接触。具体步骤为成膜、曝光、刻蚀。其中,绝缘层的材料可采用SiOX或SiNX或二者的组合。
进一步地,S03的具体步骤为:
沉积由金属钛形成的下钛层以及由金属铜形成的铜层;
在铜层上涂布第一光阻层,对第一光阻层进行曝光,铜层的刻蚀长度大于第一光阻层的曝光长度,移除第一光阻层;
沉积由金属钛形成的上钛层;在钛层上涂布第二光阻层,对第二光阻层进行曝光,对位于光阻层下方的上钛层和下钛层进行刻蚀处理,形成沟道区,移除第二光阻层。
下面以具体实施例详细介绍本发明的技术方案。
实施例一
如图3所示,本发明的薄膜晶体管具有如下结构,基板1,基板1可以但不限于玻璃基板,形成与基板1之上的栅极2,栅极2的材料为单一金属或复合金属,形成在栅极2所在层之上的栅极绝缘膜3,栅极绝缘膜3采用SiOx和SiNx组合膜层,形成在栅极绝缘膜3之上半导体层4,半导体层4为IGZO半导体层,形成在半导体层4之上的源极和漏极5,形成在源极和漏极之上的绝缘层6,绝缘层6的材料可以是SiOx、SiNx或二者的组合,源极和漏极之间形成沟道区7。
其中,源极和漏极均为三层金属层结构,分别是位于底层的下钛层51,位于顶层的上钛层53,以及位于下钛层51和上钛层53之间的铜层52,上钛层53还包括第一部分和第二部分,第一部分覆盖铜层52的一端,第二部分覆盖铜层52的另一端,并且第一部分位于沟道区7处,第一部分隔离铜层52和半导体层4以及绝缘层6,铜层52不与半导体层4以及绝缘层6接触,上钛层53和下钛层51合围包裹铜层52。
图4-10示意了本发明的薄膜晶体管的制造方法。
如图4-10所示,制造方法包括:
S01:形成栅极2。如图4所示,在基板1上形成一层金属层,对金属层进行图案化,形成覆于基板1上的栅极2,具体步骤为:成膜、曝光、刻蚀。其中,栅极2所用的材料包括但不限于金属Mo、Al、Cu、Ti等单一金属或复合金属。
S02:形成栅极绝缘膜3。如图5所示,栅极绝缘膜3采用SiOX和SiNX组合膜层,并且覆于栅极2上。具体地,在栅极上覆盖SiNX膜层,在SiNX膜层上形成SiOX膜层。由于将防水性优越的SiNX置于下层,将SiOX置于上层,从而为IGZO半导体层提供氧原子,防止SiNX中H的扩散影响。
S03:形成半导体层4。如图6所示,所述半导体层4为IGZO半导体层,具体成型步骤为:在沟道区溅射IGZO,IGZO成膜,曝光,显影,刻蚀,形成覆于栅极绝缘膜上的半导体层4。
S04:形成覆于半导体层4上的源极和漏极5。如图7-9所示,在本实施例中,源极和漏极均为三层结构,包括位于底层的由金属钛形成的下钛层51,位于顶层的由金属钛形成的上钛层53,以及位于下钛层51和上钛层53之间的铜层52构成。并在源极和漏极之间形成沟道区7。
S04的具体步骤为:
S041:在栅极绝缘膜上沉积由金属钛形成的下钛层51以及由金属铜形成的铜层52。
S042:在铜层52上涂布一层光刻胶形成第一光阻层81。
S043:如图7所示,对第一光阻层81进行曝光,第一光阻层81上曝光的长度为b;同时对位于第一光阻层81下方的铜层52进行刻蚀处理,采用湿刻法对铜层52进行图案化,并进行适当过刻。铜层52图案化形成,铜层52的中间部分被刻蚀的长度为a,两端被刻蚀的长度为a1,其中,a>b>0且a1>0,不需额外开一道光罩,从而留出沉积上钛层53的第一部分和第二部分的空间。操作时,可以适当降低光刻胶与铜层间的密着性,从而促进铜层的过刻。
S044:移除第一光阻层81。
S045:如图8所示,在铜层52上沉积由金属钛形成的上钛层53,上钛层还包括第一部分和第二部分,第一部分覆盖铜层52的一端,第二部分覆盖铜层52的另一端,从而上钛层53覆盖铜层52的上表面和两个侧面,与下钛层51一起合围将中间的铜层52包裹。
S046:在上钛层53上表面涂布一层光刻胶形成第二光阻层82。
S047:如图9所示,对第二光阻层82进行曝光,第二光阻层82上曝光的长度为b;同时对位于第二光阻层82下方的上钛层53和下钛层51一同进行刻蚀处理,采用干刻法,上钛层53和下钛层51的图案化形成,形成源极和漏极5,以及位于源极和漏极之间的沟道区7,且沟道区7侧面通过上钛层的第一部分阻隔了与铜层52的接触。在图案化过程中,由于上钛层53覆盖铜层52的上表面和两个侧面,因此,在对上钛层53和下钛层51一同进行干刻时,避免了氯气对铜层52的腐蚀。操作时,可以适当提升光刻胶与上钛层间的密着性,从而避免钛层的过刻。
S048:移除第二光阻层82;
S05:如图10所示,形成覆于源极和漏极上的绝缘层6;具体步骤为成膜、曝光、刻蚀。其中,绝缘层6的材料可采用但不限于SiOX或SiNX或二者的组合。
本发明还公开了一种采用上述薄膜晶体管的阵列基板、液晶面板以及显示装置。
本发明的薄膜晶体管及其制造方法,源极和漏极的金属采用钛-铜-钛的金属结构,先沉积底层钛和铜,然后对铜层进行图案化,并进行适当过刻,保证顶层钛覆盖中间铜层,从而保护铜不被氯气的腐蚀。此外,形成源极和漏极时,不需额外开一道光罩,优化了生产工艺,节约了制造成本。
应当说明的是,上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种薄膜晶体管,包括:
栅极(2);
半导体层(4);
源极和漏极(5);以及,
沟道区(7),位于所述源极和漏极(5)之间;
绝缘层(6),位于所述源极和漏极(5)上方;
其中,所述源极和漏极(5)为多层结构,所述源极和漏极(5)均至少包括位于底部的下钛层(51)、位于顶部的上钛层(53)、以及位于所述下钛层(51)与上钛层(53)之间的铜层(52),所述下钛层(51)与所述半导体层(4)接触,所述铜层(52)与所述半导体层(4)和绝缘层(6)均不接触。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述上钛层(53)还包括第一部分,所述第一部分设置于沟道区(7)的侧面且覆盖所述铜层(52)的一端,且所述第一部分隔离所述铜层(52)和所述绝缘层(6)。
3.根据权利要求2所述的薄膜晶体管,其特征在于,所述上钛层(53)还包括第二部分,所述第二部分覆盖所述铜层(52)的另一端。
4.根据权利要求3所述的薄膜晶体管,其特征在于,所述下钛层(51)和上钛层(53)在所述第一部分和第二部分接触,所述上钛层(53)和下钛层(51)合围包裹所述铜层(52)。
5.根据权利要求1所述的薄膜晶体管,其特征在于,所述源极的铜层(52)和漏极的铜层(52)之间的距离大于所述源极的上钛层(53)和漏极的上钛层(53)之间的距离。
6.根据权利要求1所述的薄膜晶体管,其特征在于,还包括覆盖所述栅极(2)的栅极绝缘膜(3),所述半导体层(4)位于所述栅极绝缘膜(3)的上方。
7.根据权利要求6所述的薄膜晶体管,其特征在于,所述栅极绝缘膜(3)是至少包括SiOX膜层和SiNX膜层的组合膜层,其中,所述SiNX膜层位于所述栅极(2)的上方,所述SiOX膜层位于SiNX膜层的上方。
8.根据权利要求1所述的薄膜晶体管,其特征在于,所述半导体层(4)为IGZO半导体层。
9.一种薄膜晶体管的制造方法,该方法包括:
第一步:形成栅极(2);
第二步:形成覆于所述栅极(2)上的栅极绝缘膜(3);
第三步:形成位于所述栅极绝缘膜(3)上方的半导体层(4)以及源极和漏极(5),其中,所述源极和漏极(5)为多层结构,所述源极和漏极(5)均至少包括位于底部的下钛层(51)、位于顶部的上钛层(53)、以及位于所述下钛层(51)与上钛层(53)之间的铜层(52),并在源极和漏极之间形成沟道区(7),所述下钛层(51)与所述半导体层(4)接触,所述铜层(52)与半导体层(4)不接触;
第四步:形成位于所述源极和漏极(5)上的绝缘层(6),所述绝缘层位于所述沟道区(7)内的部分与所述上钛层(53)接触,且所述部分与所述铜层(52)不接触。
10.根据权利要求9所述的方法,其特征在于,所述第三步的具体步骤为:
沉积由金属钛形成的下钛层(51)和由金属铜形成的铜层(52);
在所述铜层(52)上涂布第一光阻层(81),对所述第一光阻层(81)进行曝光,并对所述铜层(52)进行刻蚀,其中,所述铜层(52)的刻蚀长度大于所述第一光阻层(81)的曝光长度,移除第一光阻层;
沉积由金属钛形成的上钛层(53);
在所述上钛层(53)上涂布第二光阻层(82),对所述第二光阻层(82)进行曝光,并对位于所述第二光阻层(82)下方的上钛层(53)和下钛层(52)一并进行刻蚀处理,形成源极、漏极以及沟道区(7),移除第二光阻层(82)。
CN201711006470.9A 2017-10-25 2017-10-25 一种薄膜晶体管及其制造方法 Pending CN107910365A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711006470.9A CN107910365A (zh) 2017-10-25 2017-10-25 一种薄膜晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711006470.9A CN107910365A (zh) 2017-10-25 2017-10-25 一种薄膜晶体管及其制造方法

Publications (1)

Publication Number Publication Date
CN107910365A true CN107910365A (zh) 2018-04-13

Family

ID=61841728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711006470.9A Pending CN107910365A (zh) 2017-10-25 2017-10-25 一种薄膜晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN107910365A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019233198A1 (zh) * 2018-06-08 2019-12-12 京东方科技集团股份有限公司 显示面板、显示面板的制造方法和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909248A (zh) * 2005-08-02 2007-02-07 中华映管股份有限公司 薄膜晶体管及其制造方法
JP2013214537A (ja) * 2010-06-29 2013-10-17 Hitachi Ltd 半導体装置
CN104409360A (zh) * 2010-11-17 2015-03-11 群创光电股份有限公司 薄膜晶体管与其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909248A (zh) * 2005-08-02 2007-02-07 中华映管股份有限公司 薄膜晶体管及其制造方法
JP2013214537A (ja) * 2010-06-29 2013-10-17 Hitachi Ltd 半導体装置
CN104409360A (zh) * 2010-11-17 2015-03-11 群创光电股份有限公司 薄膜晶体管与其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019233198A1 (zh) * 2018-06-08 2019-12-12 京东方科技集团股份有限公司 显示面板、显示面板的制造方法和显示装置
US11562973B2 (en) 2018-06-08 2023-01-24 Boe Technology Group Co., Ltd. Display panel, manufacturing method of display panel, and display device

Similar Documents

Publication Publication Date Title
TWI471946B (zh) 薄膜電晶體
KR101415561B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JP5792485B2 (ja) 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板
CN101750825B (zh) 用于显示设备的阵列基板及其制造方法
CN104269414B (zh) 一种阵列基板及其制作方法、显示装置
KR101270484B1 (ko) 어레이 기판 및 그 제조 방법
KR20080108223A (ko) Tft 기판, 반사형 tft 기판 및 이들의 제조 방법
JP2020531884A (ja) 表示パネル及びその製造方法、表示装置
TW201042345A (en) Array substrate and method for manufacturing the same
CN104461142A (zh) 触控显示基板及其制备方法、触控显示装置
CN111129104B (zh) 一种显示面板及显示面板制程方法
KR20060097381A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
CN107871753A (zh) 阵列基板及其制备方法
CN101369078A (zh) Tft-lcd阵列基板结构及其制造方法
WO2019148579A1 (zh) 薄膜晶体管阵列基板及其制造方法
CN104766803A (zh) Tft的制作方法及tft、阵列基板、显示装置
CN104900533B (zh) 薄膜晶体管、阵列基板、制备方法、显示面板和显示装置
CN107968097A (zh) 一种显示设备、显示基板及其制作方法
CN105118864B (zh) 薄膜晶体管及其制作方法、显示器件
CN111244110B (zh) 一种显示面板以及电子装置
CN111293153A (zh) 一种显示面板及显示面板制程方法
CN107910365A (zh) 一种薄膜晶体管及其制造方法
CN106784015B (zh) 一种薄膜晶体管及其制作方法、显示基板及显示装置
CN111312731B (zh) 一种阵列基板及其制备方法、显示面板
CN104362180A (zh) 一种薄膜晶体管及其制作方法、显示基板和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200902

Address after: No.7 Tianyou Road, Qixia District, Nanjing City, Jiangsu Province

Applicant after: NANJING CEC PANDA LCD TECHNOLOGY Co.,Ltd.

Address before: Nanjing Crystal Valley Road in Qixia District of Nanjing City Tianyou 210033 Jiangsu province No. 7

Applicant before: NANJING CEC PANDA LCD TECHNOLOGY Co.,Ltd.

Applicant before: NANJING CEC PANDA FPD TECHNOLOGY Co.,Ltd.

Applicant before: Nanjing East China Electronic Information Technology Co.,Ltd.

RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180413