CN107896108B - 用于锁相环的电荷泵电路 - Google Patents

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Abstract

本发明涉及一种用于锁相环的电荷泵电路,包括：核心电路(101)，用于产生一组失配小于1％的充电和放电电流；开关电路(102)，电连接所述核心电路(101)，用于控制所述核心电路(101)充电和放电。本发明提供的用于锁相环的电荷泵电路利用放大器的低输入失调电压和电阻阻值的低随机失调特性，产生一组低电流失配的电荷泵充放电电流。

Description

用于锁相环的电荷泵电路
技术领域
本发明属于锁相环技术领域，具体涉及一种用于锁相环的电荷泵电路。
背景技术
典型的锁相环(Phase locked loop，简称PLL)电路包括一个鉴频鉴相器(PhaseFrequency Detector，简称PFD)、电荷泵(Charge Pump，简称CP)、环路滤波器(Low PassFilter，简称LPF)和压控振荡器(Voltage Controlled Oscillator，简称VCO)。PLL接受外部参考信号，并与本地产生的频率可变信号进行相位比较。鉴频鉴相器PFD通过比较参考信号和本地频率可变信号，产生相位误差信号UP和DN，这两个相位误差信号作为电荷泵CP的输入。电荷泵CP会产生一个相应的电流来响应相位误差信号。电流又会流入环路滤波器LPF并产生一个电压用以控制压控振荡器VCO来相应的改变振荡频率。通过控制VCO的输出频率，PLL的频率和相位会逐渐匹配到输入的参考信号。
具体地，电荷泵可包括一个或多个电容器，它们可以交替地进行充电和放电，以便将电荷从电荷泵的输入端传递到电荷泵的输出端。
锁相环中电荷泵电路的充放电电流失配会影响锁相环中环路滤波器输出电压的稳定性，使其产生较大的纹波，这会严重影响压控振荡器的输出信号频率，从而造成锁相环不能锁定到稳定的频率上。鉴频鉴相器能精确的检测到参考信号和反馈信号的相位和频率差，但是由于电荷泵的电流失配，这一精确的检测结果并不能精确地在压控振荡器的输出信号中体现出来。
因此，如何降低锁相环中电荷泵电路的充放电电流失配变的越来越重要。
发明内容
为了解决现有技术中存在的上述问题，本发明提出一种用于锁相环的电荷泵电路。
具体地，本发明的一个实施例提供了一种用于锁相环的电荷泵电路，包括：
核心电路101，用于产生一组失配小于1％的充电和放电电流；
开关电路102，电连接所述核心电路101，用于控制所述核心电路101充电和放电。
在本发明的一个实施例中，所述核心电路101包括偏置电路、基准电压电路1011、电流源电路1012以及电流沉电路1013；其中，所述偏置电路分别与所述电流源电路1012和所述电流沉电路1013电连接，所述电流源电路1012和所述电流沉电路1013分别与所述基准电压电路1011和所述开关电路102电连接。
在本发明的一个实施例中，所述基准电压电路1011包括：第一放大器AMP1、第一NMOS管NM11、第一电阻R11、第二电阻R12；其中，
所述第一电阻R11、所述第一NMOS管NM11以及所述第二电阻R12依次串接于所述电源端VDD和所述接地端GND之间；所述第一放大器AMP1的正向输入端与参考电压端VREF电连接；所述第一放大器AMP1反向输入端电连接至所述第一NMOS管NM11和所述第二电阻R12串接形成的节点处；所述第一放大器AMP1的输出端与所述第一NMOS管NM11的栅极电连接。
在本发明的一个实施例中，所述第一电阻R11与所述第二电阻R12的阻值相同。
在本发明的一个实施例中，所述电流源电路包括：第二放大器AMP2、第一PMOS管PM11和第三电阻R13；其中，
所述第三电阻R13和所述第一PMOS管PM11串接于所述电源端VDD和所述第二放大器AMP2的输出端之间；所述第二放大器AMP2的正向输入端电连接至所述第一电阻R11和所述第一NMOS管NM11串接的节点处；所述第二放大器AMP2的反向输入端电连接至所述第三电阻R13和所述第一PMOS管PM11串接的节点处；所述第二放大器AMP2的输出端与所述第一PMOS管PM11的栅极电连接。
在本发明的一个实施例中，所述第二放大器AMP2包括：第一双极晶体管NPN41、第二双极晶体管NPN42、第二PMOS管PM41、第三PMOS管PM42、第四PMOS管PM43、第五PMOS管PM44、第六PMOS管PM45、第二NMOS管NM41、第三NMOS管NM42、第四NMOS管NM43、第五NMOS管NM44、第六NMOS管NM45、第七NMOS管NM46、第八NMOS管NM47、第九NMOS管NM48、第十NMOS管NM49、第十一NMOS管NM410、第四电阻R41、第五电阻R42和第六电阻R43；其中，
所述第四电阻R41的第一端与所述偏置电路电连接；所述第四电阻R41的第二端、所述第五电阻R42的第一端、所述第六NMOS管NM45的栅极、所述第七NMOS管NM46的栅极均与所述第二NMOS管NM41的栅极电连接；所述第三NMOS管NM42的栅极、所述第四NMOS管NM43的栅极和漏极、所述第五NMOS管NM44的栅极均与所述第五电阻R42的第二端电连接；所述第二NMOS管NM41的源极与所述第三NMOS管NM42的漏极电连接；所述第二NMOS管NM41的漏极、所述第五PMOS管PM44的栅极、所述第六PMOS管PM45的栅极均与所述第六电阻R43的第一端电连接；所述第二PMOS管PM41的栅极和漏极、所述第三PMOS管PM42的栅极、所述第四PMOS管PM43的栅极均与所述第六电阻R43的第二端电连接；所述第一双极晶体管NPN41的发射极、所述第二双极晶体管NPN42的发射极均与所述第五NMOS管NM44的漏极电连接；所述第一双极晶体管NPN41的基极与所述基准电压电路1011电连接；所述第三电阻R13的第一端、所述第一PMOS管PM11的源极均与第二双极晶体管NPN42的基极电连接；所述第三PMOS管PM42的漏极、所述第五PMOS管PM44的源极均与所述第一双极晶体管NPN41的集电极电连接；所述第四PMOS管PM43的漏极、所述第六PMOS管PM45的源极均与第二双极晶体管NPN42的集电极电连接；所述第六NMOS管NM45的漏极、所述第八NMOS管NM47的栅极、所述第九NMOS管NM48的栅极、所述第十NMOS管NM49的栅极、所述第十一NMOS管NM410的栅极均与所述第五PMOS管PM44的漏极电连接；所述第七NMOS管NM46的漏极、所述第六PMOS管PM45的漏极均与所述第一PMOS管PM11的栅极电连接；所述第六NMOS管NM45的源极与所述第八NMOS管NM47的漏极电连接；所述第八NMOS管NM47的源极与所述第十NMOS管NM49的漏极电连接；所述第七NMOS管NM46的源极与所述第九NMOS管NM48的漏极电连接；所述第九NMOS管NM48的源极与所述第十一NMOS管NM410的漏极电连接；所述第二PMOS管PM41的源极、所述第三PMOS管PM42的源极、所述第四PMOS管PM43的源极、所述第三电阻R13的第二端均与电源端VDD电连接；所述第三NMOS管NM42的源极、所述第四NMOS管NM43的源极、所述第五NMOS管NM44的源极、所述第十NMOS管NM49的源极、所述第十一NMOS管NM410的源极均与接地端GND电连接；所述第一PMOS管PM11的漏极输出充电电流ISOURCE。
在本发明的一个实施例中，所述电流沉电路1013包括：第三放大器AMP3、第十二NMOS管NM12、第七电阻R14；其中,
所述接地端GND、所述第七电阻R14和所述第十二NMOS管NM12串行电连接；所述第三放大器AMP3的正向输入端电连接至所述第一NMOS管NM11和所述第二电阻R12串接的节点处；所述第三放大器AMP3的反向输入端电连接至所述第七电阻R14和所述第十二NMOS管NM12串接的节点处；所述第三放大器AMP3的输出端与所述第十二NMOS管NM12的栅极电连接。
在本发明的一个实施例中，所述第三放大器AMP3包括：第三双极晶体管NPN51、第四双极晶体管NPN52、第七PMOS管PM51、第八PMOS管PM52、第九PMOS管PM53、第十PMOS管PM54、第十一PMOS管PM55、第十三NMOS管NM51、第十四NMOS管NM52、第十五NMOS管NM53、第十六NMOS管NM54、第十七NMOS管NM55、第八电阻R51、第九电阻R52、第十电阻R53、第十一电阻R54和第十二电阻R55；其中，
所述第八电阻R51的第一端与所述偏置电路电连接；所述第八电阻R51的第二端、所述第九电阻R52的第一端、所述第十六NMOS管NM54的栅极、所述第十七NMOS管NM55的栅极均与所述第十三NMOS管NM51的栅极电连接；所述第十四NMOS管NM52的栅极、所述第十五NMOS管NM53的栅极和漏极均与所述第九电阻R52的第二端电连接；所述第十五NMOS管NM53的源极与所述第十电阻R53的第一端电连接；所述第十四NMOS管NM52的源极与所述第十一电阻R54的第一端电连接；所述第十四NMOS管NM52的漏极与所述第十三NMOS管NM51的源极电连接；所述第十三NMOS管NM51的漏极、所述第十PMOS管PM54的栅极、所述第十一PMOS管PM55的栅极均与所述第十二电阻R55的第一端电连接；所述第七PMOS管PM51的栅极和漏极、所述第八PMOS管PM52的栅极、所述第九PMOS管PM53的栅极均与所述第十二电阻R55的第二端电连接；所述第八PMOS管PM52的漏极与所述第十PMOS管PM54的源极电连接；所述第九PMOS管PM53的漏极与所述第十一PMOS管PM55的源极电连接；所述第十六NMOS管NM54的漏极、所述第三双极晶体管NPN51的基极、所述第四双极晶体管NPN52的基极均与所述第十PMOS管PM54的漏极电连接；所述第十一PMOS管PM55的漏极、所述第十七NMOS管NM55的漏极均与所述第十二NMOS管NM12的栅极电连接；所述第十六NMOS管NM54的源极与所述第三双极晶体管NPN51的集电极电连接；所述第十七NMOS管NM55的源极与所述第四双极晶体管NPN52的集电极电连接；所述第三双极晶体管NPN51的发射极、所述第十二NMOS管NM12的源极均与所述第七电阻R14的第一端电连接；所述第四双极晶体管NPN52的发射极与所述基准电压电路1011电连接；所述第七PMOS管PM51的源极、所述第八PMOS管PM52的源极、所述第九PMOS管PM53的源极均与电源端VDD电连接；所述第十电阻R53的第二端、所述第十一电阻R54的第二端、所述第七电阻R14的第二端均与接地端GND电连接；所述第十二NMOS管NM12的漏极输出放电电流ISINK。
在本发明的一个实施例中，所述开关电路102包括：第一开关S1、第二开关S2、第三开关S3、第四开关S4、第四放大器AMP4；其中，
所述第一开关S1的第一端和所述第二开关S2的第一端均与所述电流源电路1012电连接；所述第三开关S3的第一端和所述第四开关S4的第一端均与所述电流沉电路1013电连接；所述第二开关S2的第二端和所述第四开关S4的第二端均与所述第四放大器AMP4的正向输入电连接；所述第一开关S1的第二端和所述第三开关S3的第二端电连接后与所述第四放大器AMP4的反向输入端和输出端电连接。
在本发明的一个实施例中，所述第四放大器AMP4为轨对轨结构的单位增益放大器。
本发明的有益效果在于：用于锁相环的电荷泵电路利用放大器的低输入失调电压和电阻阻值的低随机失调特性，产生一组低电流失配的电荷泵充放电电流。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的用于锁相环的电荷泵电路逻辑示意图；
图2为本发明实施例提供的电荷泵电路的核心电路示意图；
图3为本发明实施例提供的偏置电路结构示意图；
图4为本发明实施例提供的基准电压电路结构示意图；
图5为本发明实施例提供的一种电流源电路结构示意图；
图6为本发明实施例提供的一种电流沉电路结构示意图；
图7为本发明实施例提供的开关电路结构示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
实施例一
请参见图1，图1为本发明实施例提供的用于锁相环的电荷泵电路逻辑示意图，包括：
核心电路101，用于产生一组失配小于1％的充电和放电电流；
开关电路102，电连接所述核心电路101，用于控制所述核心电路101充电和放电。
进一步地，请参见图2，图2为本发明实施例提供的电荷泵电路的核心电路示意图，所述核心电路101包括基准电压电路1011、电流源电路1012以及电流沉电路1013；其中，所述偏置电路分别与所述电流源电路1012和所述电流沉电路1013电连接，所述电流源电路1012和所述电流沉电路1013分别与所述基准电压电路1011和所述开关电路102电连接。
具体地，所述核心电路101还包括偏置电路、
其中，偏置电路，用于为后级电路提供偏置电流；基准电压电路1011，用于产生第一基准电压VOUTP和第二基准电压VOUTN；电流源电路1012，与第一基准电压VOUTP电连接，用于产生一个充电电流ISOURCE；电流沉电路1013，与第二基准电压VOUTN电连接，用于产生一个放电电流ISINK。
具体地，所述电流源电路1012和所述电流沉电路1013各包括一个低失调电压放大器、一个与低失调电压放大器构成负反馈回路的开关器件单元以及一个阻值相同的电阻单元；其中，通过低失调电压放大器和开关器件单元构成的负反馈回路控制所述电流源电路1012和所述电流沉电路1013的电阻单元的电压分别等于所述第一基准电压VOUTP电连接和第二基准电压VOUTN，所述电流源电路1012的电阻单元电连接至电源端VDD，所述电流沉电路1013的电阻单元电连接至接地端GND；因此，所述电流源电路1012和所述电流沉电路1013的电阻单元的阻值相同、压降相同，产生一组低失配充放电电流。
本实施例提供的电荷泵电路，通过基准电压电路控制核心电路的电流源电路和所述电流沉电路产生一组低失配充放电电流，提高了锁相环电路稳定性。
实施例二
为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对核心电路的偏置电路的优化结构进行详细描述。
具体地，请参见图3，图3为本发明实施例提供的偏置电路结构示意图，偏置电路可以包括：
第五放大器AMP5、第十二PMOS管PM21、第十三PMOS管PM22、第十四PMOS管PM23、第十九NMOS管NM21、第十四电阻R21；其中，
第五放大器AMP5的正向输入端与参考电压VREF电连接，第五放大器AMP5的反向输入端与第十九NMOS管NM21的源极和第十四电阻R21的第一端电连接，第五放大器AMP5的输出端与第十九NMOS管NM21的栅极电连接；第十二PMOS管PM21的栅极、第十二PMOS管PM21漏极、第十三PMOS管PM22的栅极、第十四PMOS管PM23的栅极均与第十九NMOS管NM21的漏极电连接；第十二PMOS管PM21的源极、第十三PMOS管PM22的源极、第十四PMOS管PM23的源极均电连接到电源端VDD；第十四电阻R21的第二端电连接到接地端GND；
进一步地，第十三PMOS管PM22的漏极和第十三PMOS管PM22的漏极分别输出第一偏置电流ISOURCE_1和第二偏置电流ISOURCE_2。第一偏置电流ISOURCE_1为电流源电路1012提供偏置电流；第二偏置电流ISOURCE_2为电流沉电路1013提供偏置电流。
本实施例提供的偏置电路通过第五放大器AMP5与第十九NMOS管NM21构成负反馈回路，可以使第十四电阻R21的第一端电压精确等于参考电压VREF，产生一路电流值精确可知的电流，再经过电流镜按比例复制后形成后阶电路的偏置电流。
实施例三
为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对核心电路的基准电压电路的优化结构进行详细描述。
具体地，请参见图4，图4为本发明实施例提供的基准电压电路结构示意图，包括：基准电压电路1011包括：第一放大器AMP1、第一NMOS管NM11、第一电阻R11、第二电阻R12；其中，
第一电阻R11、第一NMOS管NM11以及第二电阻R12串接于电源端VDD和接地端GND之间；第一放大器AMP1的正向输入端与参考电压VREF电连接；第一放大器AMP1反向输入端电连接至第一NMOS管NM11的源极和第二电阻R12串接形成的节点处；第一放大器AMP1的输出端与第一NMOS管NM11的栅极电连接。
优选地，所述第一电阻R11与所述第二电阻R12的阻值相同。
具体地，第一放大器AMP1与第一NMOS管NM11构成一个负反馈回路，把第二电阻R12第一端的电压锁定在参考电压VREF，第二电阻R12上的固定压降产生一路流过第一电阻R11和第二电阻R12的固定电流，在第一电阻R11上产生一个与第二电阻R12上压降相同的压降；在第一电阻R11与第二电阻R12上的压降相同，在第一电阻R11的第一端产生第一基准电压VOUTP和第二电阻R12的第一端产生第二基准电压VOUTN。
实施例四
为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对核心电路的电流源电路的优化结构进行详细描述。
具体地，请再次参见图2，电流源电路可以包括：第二放大器AMP2、第一开关器件单元以及第一电阻单元；
优选地，第二放大器AMP2为低失调电压放大器；第一开关器件单元为第一PMOS管PM11；第一电阻单元为第三电阻R13。
进一步地，所述第一开关器件单元也可以为共源共栅结构的多个PMOS管；第一电阻单元也可以为多个电阻的串联或并联的等效电路。
具体地，电源端VDD、第三电阻R13和第一PMOS管PM11串行电连接；第二放大器AMP2的正向输入端电连接至第一电阻R11和第一NMOS管NM11串接的节点处即第一基准电压VOUTP；第二放大器AMP2的反向输入端电连接至第三电阻R13和第一PMOS管PM11串接的节点处；第二放大器AMP2的输出端与第一PMOS管PM11的栅极电连接。
其中，第二放大器AMP2与第一PMOS管PM11构成负反馈回路，把第三电阻R13第一端的电压锁定在第一基准电压VOUTP，在第三电阻R13上产生一路确定的电流，即在第一PMOS管PM11的漏极输出充电电流ISOURCE。
具体地，请参见图5，图5为本发明实施例提供的一种电流源电路结构示意图，其中，第二放大器AMP2包括：第一双极晶体管NPN41、第二双极晶体管NPN42、第二PMOS管PM41、第三PMOS管PM42、第四PMOS管PM43、第五PMOS管PM44、第六PMOS管PM45、第二NMOS管NM41、第三NMOS管NM42、第四NMOS管NM43、第五NMOS管NM44、第六NMOS管NM45、第七NMOS管NM46、第八NMOS管NM47、第九NMOS管NM48、第十NMOS管NM49、第十一NMOS管NM410、第四电阻R41、第五电阻R42和第六电阻R43；其中，
所述第四电阻R41的第一端与所述偏置电路电连接以输入第一偏置电流ISOURCE_1；所述第四电阻R41的第二端、所述第五电阻R42的第一端、所述第六NMOS管NM45的栅极、所述第七NMOS管NM46的栅极均与所述第二NMOS管NM41的栅极电连接；所述第三NMOS管NM42的栅极、所述第四NMOS管NM43的栅极和漏极、所述第五NMOS管NM44的栅极均与所述第五电阻R42的第二端电连接；所述第二NMOS管NM41的源极与所述第三NMOS管NM42的漏极电连接；所述第二NMOS管NM41的漏极、所述第五PMOS管PM44的栅极、所述第六PMOS管PM45的栅极均与所述第六电阻R43的第一端电连接；所述第二PMOS管PM41的栅极和漏极、所述第三PMOS管PM42的栅极、所述第四PMOS管PM43的栅极均与所述第六电阻R43的第二端电连接；所述第一双极晶体管NPN41的发射极、所述第二双极晶体管NPN42的发射极均与所述第五NMOS管NM44的漏极电连接；所述第一双极晶体管NPN41的基极与所述基准电压电路1011电连接以输入第一基准电压VOUTP；所述电阻R44的第一端、所述第七PMOS管PM46的源极均与第二双极晶体管NPN42的基极电连接；所述第三PMOS管PM42的漏极、所述第五PMOS管PM44的源极均与所述第一双极晶体管NPN41的集电极电连接；所述第四PMOS管PM43的漏极、所述第六PMOS管PM45的源极均与第二双极晶体管NPN42的集电极电连接；所述第六NMOS管NM45的漏极、所述第八NMOS管NM47的栅极、所述第九NMOS管NM48的栅极、所述第十NMOS管NM49的栅极、所述第十一NMOS管NM410的栅极均与所述第五PMOS管PM44的漏极电连接；所述第七NMOS管NM46的漏极、所述第六PMOS管PM45的漏极均与所述第七PMOS管PM46的栅极电连接；所述第六NMOS管NM45的源极与所述第八NMOS管NM47的漏极电连接；所述第八NMOS管NM47的源极与所述第十NMOS管NM49的漏极电连接；所述第七NMOS管NM46的源极与所述第九NMOS管NM48的漏极电连接；所述第九NMOS管NM48的源极与所述第十一NMOS管NM410的漏极电连接；所述第二PMOS管PM41的源极、所述第三PMOS管PM42的源极、所述第四PMOS管PM43的源极、所述电阻R44的第二端均与电源端VDD电连接；所述第三NMOS管NM42的源极、所述第四NMOS管NM43的源极、所述第五NMOS管NM44的源极、所述第十NMOS管NM49的源极、所述第十一NMOS管NM410的源极均与接地端GND电连接；所述第七PMOS管PM46的漏极输出充电电流ISOURCE。
其中，第二放大器AMP2与第一PMOS管PM11构成负反馈回路，使第三电阻R13的第一端电压在一定范围内等于第一基准电压VOUTP，第三电阻R13上的压降使第三电阻R13产生一路充电电流ISOURCE。
本实施例提供的电荷泵电路，采用双极晶体管作为放大器的差分输入对，可以极大的降低放大器的失调电压；解决了现有电荷泵电路中放大器差分输入对的MOS晶体管失调电压高的问题，实现了在低失调电压放大器的新型电流源电路产生一路精确的充电电流的功能。
实施例五
为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对核心电路的电流沉电路的优化结构进行详细描述。
具体地，请再次参见图2，电流沉电路1013可以包括：第三放大器AMP3、第二开关器件单元以及第二电阻单元；
优选地，第二放大器AMP2为低失调电压放大器；第二开关器件单元为第十二NMOS管NM12；第二电阻单元为第七电阻R14。
进一步地，所述第二开关器件单元也可以为共源共栅结构的多个NMOS管；第二电阻单元也可以为多个电阻的串联或并联的等效电路。
具体地，接地端GND、第七电阻R14和第十二NMOS管NM12串行电连接；第三放大器AMP3的正向输入端电连接至第一NMOS管NM11和第二电阻R12串接的节点处即第二基准电压VOUTN；第三放大器AMP3的反向输入端电连接至第七电阻R14和第十二NMOS管NM12串接的节点处；第三放大器AMP3的输出端与第十二NMOS管NM12的栅极电连接。
具体地，第三放大器AMP3与第十二NMOS管NM12构成负反馈回路，把第七电阻R14第一端的电压锁定在第二基准电压VOUTN，在第七电阻R14上产生一路确定的电流，即在第十二NMOS管NM12的漏极输出放电电流ISINK。
具体地，所述第三电阻R13与所述第七电阻R14的阻值相同。
其中，第一电阻R11上的压降与第二电阻R12上的压降数值相等，因此，第三电阻R13上的压降与第七电阻R14上的压降也数值相等，即产生的充电电流ISOURCE和放电电流ISINK是一组电流值相等的充放电电流。考虑到低失调电压放大器的失调电压，当失调电压小于1mV且第三电阻R13上的压降与第七电阻R14上的压降大于200mV时，第三电阻R13上的压降与第七电阻R14上的压降产生的失配小于1％，第三电阻R13与第七电阻R14的阻值相同，即充电电流ISOURCE与放电电流ISINK的失配小于1％。
具体地，请参见图6，图6为本发明实施例提供的一种电流沉电路结构示意图，第三放大器AMP3包括：第三双极晶体管NPN51、第四双极晶体管NPN52、第七PMOS管PM51、第八PMOS管PM52、第九PMOS管PM53、第十PMOS管PM54、第十一PMOS管PM55、第十三NMOS管NM51、第十四NMOS管NM52、第十五NMOS管NM53、第十六NMOS管NM54、第十七NMOS管NM55、第八电阻R51、第九电阻R52、第十电阻R53、第十一电阻R54和第十二电阻R55；其中，
所述第八电阻R51的第一端与所述偏置电路电连接；所述第八电阻R51的第二端、所述第九电阻R52的第一端、所述第十六NMOS管NM54的栅极、所述第十七NMOS管NM55的栅极均与所述第十三NMOS管NM51的栅极电连接；所述第十四NMOS管NM52的栅极、所述第十五NMOS管NM53的栅极和漏极均与所述第九电阻R52的第二端电连接；所述第十五NMOS管NM53的源极与所述第十电阻R53的第一端电连接；所述第十四NMOS管NM52的源极与所述第十一电阻R54的第一端电连接；所述第十四NMOS管NM52的漏极与所述第十三NMOS管NM51的源极电连接；所述第十三NMOS管NM51的漏极、所述第十PMOS管PM54的栅极、所述第十一PMOS管PM55的栅极均与所述第十二电阻R55的第一端电连接；所述第七PMOS管PM51的栅极和漏极、所述第八PMOS管PM52的栅极、所述第九PMOS管PM53的栅极均与所述第十二电阻R55的第二端电连接；所述第八PMOS管PM52的漏极与所述第十PMOS管PM54的源极电连接；所述第九PMOS管PM53的漏极与所述第十一PMOS管PM55的源极电连接；所述第十六NMOS管NM54的漏极、所述第三双极晶体管NPN51的基极、所述第四双极晶体管NPN52的基极均与所述第十PMOS管PM54的漏极电连接；所述第十一PMOS管PM55的漏极、所述第十七NMOS管NM55的漏极均与所述第十二NMOS管NM12的栅极电连接；所述第十六NMOS管NM54的源极与所述第三双极晶体管NPN51的集电极电连接；所述第十七NMOS管NM55的源极与所述第四双极晶体管NPN52的集电极电连接；所述第三双极晶体管NPN51的发射极、所述第十二NMOS管NM12的源极均与所述第七电阻R14的第一端电连接；所述第四双极晶体管NPN52的发射极与所述基准电压电路1012电连接；所述第七PMOS管PM51的源极、所述第八PMOS管PM52的源极、所述第九PMOS管PM53的源极均与电源端VDD电连接；所述第十电阻R53的第二端、所述第十一电阻R54的第二端、所述第七电阻R14的第二端均与接地端GND电连接；所述第十二NMOS管NM12的漏极输出放电电流ISINK。第十二NMOS管NM12；第二电阻单元为第七电阻R14
其中，第三放大器AMP3与第十二NMOS管NM12构成负反馈回路，使第七电阻R14的第一端电压在一定范围内等于第二基准电压VOUTN，第七电阻R14上的压降使第七电阻R14产生一路放电电流ISINK。
本实施例提供的电荷泵电路，采用双极晶体管作为放大器的差分输入对，可以极大的降低放大器的失调电压；解决了现有电荷泵电路中放大器差分输入对的MOS晶体管失调电压高的问题，实现了在低失调电压放大器的新型电流沉电路产生一路精确的放电电流的功能。
进一步地，参考电压VREF产生的第一基准电压VOUTP和第二基准电压VOUTN，相对电源端VDD和接地端GND的电压降相等，经过电流源电路和电流沉电路中两个低失调电压放大器，在第三电阻R13和第七电阻R14上产生的压降失配很小，即生成一组低失配的充电电流ISOURCE和放电电流ISINK。
实施例六
为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对电荷泵电路的开关电路的优化结构进行详细描述。
具体地，请参见图7，图7为本发明实施例提供的开关电路结构示意图，开关电路102包括：第一开关S1、第二开关S2、第三开关S3、第四开关S4、第四放大器AMP4，其中，
第一开关S1的第一端和第二开关S2的第一端均与第一PMOS管PM11的漏极输出充电电流ISOURCE电连接；第三开关S3的第一端和第四开关S4的第一端均与第十二NMOS管NM12的漏极输出放电电流ISINK电连接；第二开关S2的第二端和第四开关S4的第二端均与第四放大器AMP4的正向输入端电连接；第一开关S1的第二端和第三开关S3的第二端电连接后与第四放大器AMP4的反向输入端和输出端电连接。
其中，第一开关S1、第二开关S2、第三开关S3和第四开关S4均为CMOS开关；第四放大器AMP4为单位增益放大器。
进一步地，在电荷泵电路后阶包括一个存储电容C11，存储电容C11等效锁相环的环路滤波器，第四放大器AMP4的正向输入端和存储电容C11电连接。
具体地，开关电路102控制电流源电流ISOURCE与电流沉电流ISINK对存储电容的充放电。单位增益放大器减小了电荷泵电路的电荷共享非理想效应。
本发明提供的用于锁相环的电荷泵电路，通过电流源电路的第二放大器AMP2与第一PMOS管PM11和电流沉电流的第三放大器AMP3与第十二NMOS管NM12构成两组负反馈回路，控制第三电阻R13和第七电阻R14第一端的电压分别等于第一基准电压VOUTP和第二基准电压VOUTN，第三电阻R13的第二端连接至电源端VDD，第七电阻R14的第二端连接至接地端GND，因此，第三电阻R13与第七电阻R14的阻值相同、压降相同，因此产生一组电流值接近相等的充放电电流。
进一步地，考虑到低失调电压放大器的失调电压，当失调电压小于1mV且第三电阻R13上的压降与第七电阻R14上的压降大于200mV时，第三电阻R13上的压降与第七电阻R14上的压降产生的失配小于1％，第三电阻R13与第七电阻R14的阻值相同，即充电电流ISOURCE与放电电流ISINK的失配小于1％，这能满足人们对电流失配的预期要求。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种用于锁相环的电荷泵电路，其特征在于，包括：
核心电路(101)，用于产生一组失配小于1％的充电和放电电流；
开关电路(102)，电连接所述核心电路(101)，用于控制所述核心电路(101)充电和放电；
所述核心电路(101)包括偏置电路、基准电压电路(1011)、电流源电路(1012)以及电流沉电路(1013)；其中，所述偏置电路分别与所述电流源电路(1012)和所述电流沉电路(1013)电连接，所述电流源电路(1012)和所述电流沉电路(1013)分别与所述基准电压电路(1011)和所述开关电路(102)电连接；
所述基准电压电路(1011)包括：第一放大器(AMP1)、第一NMOS管(NM11)、第一电阻(R11)、第二电阻(R12)；其中，
所述第一电阻(R11)、所述第一NMOS管(NM11)以及所述第二电阻(R12)依次串接于电源端(VDD)和接地端(GND)之间；所述第一放大器(AMP1)的正向输入端与参考电压端(VREF)电连接；所述第一放大器(AMP1)反向输入端电连接至所述第一NMOS管(NM11)和所述第二电阻(R12)串接形成的节点处；所述第一放大器(AMP1)的输出端与所述第一NMOS管(NM11)的栅极电连接；
所述电流源电路包括：第二放大器(AMP2)、第一PMOS管(PM11)和第三电阻(R13)；其中，
所述第三电阻(R13)和所述第一PMOS管(PM11)串接于所述电源端(VDD)和所述第二放大器(AMP2)的输出端之间；所述第二放大器(AMP2)的正向输入端电连接至所述第一电阻(R11)和所述第一NMOS管(NM11)串接的节点处；所述第二放大器(AMP2)的反向输入端电连接至所述第三电阻(R13)和所述第一PMOS管(PM11)串接的节点处；所述第二放大器(AMP2)的输出端与所述第一PMOS管(PM11)的栅极电连接；
所述第二放大器(AMP2)包括：第一双极晶体管(NPN41)、第二双极晶体管(NPN42)、第二PMOS管(PM41)、第三PMOS管(PM42)、第四PMOS管(PM43)、第五PMOS管(PM44)、第六PMOS管(PM45)、第二NMOS管(NM41)、第三NMOS管(NM42)、第四NMOS管(NM43)、第五NMOS管(NM44)、第六NMOS管(NM45)、第七NMOS管(NM46)、第八NMOS管(NM47)、第九NMOS管(NM48)、第十NMOS管(NM49)、第十一NMOS管(NM410)、第四电阻(R41)、第五电阻(R42)和第六电阻(R43)；其中，
所述第四电阻(R41)的第一端与所述偏置电路电连接；所述第四电阻(R41)的第二端、所述第五电阻(R42)的第一端、所述第六NMOS管(NM45)的栅极、所述第七NMOS管(NM46)的栅极均与所述第二NMOS管(NM41)的栅极电连接；所述第三NMOS管(NM42)的栅极、所述第四NMOS管(NM43)的栅极和漏极、所述第五NMOS管(NM44)的栅极均与所述第五电阻(R42)的第二端电连接；所述第二NMOS管(NM41)的源极与所述第三NMOS管(NM42)的漏极电连接；所述第二NMOS管(NM41)的漏极、所述第五PMOS管(PM44)的栅极、所述第六PMOS管(PM45)的栅极均与所述第六电阻(R43)的第一端电连接；所述第二PMOS管(PM41)的栅极和漏极、所述第三PMOS管(PM42)的栅极、所述第四PMOS管(PM43)的栅极均与所述第六电阻(R43)的第二端电连接；所述第一双极晶体管(NPN41)的发射极、所述第二双极晶体管(NPN42)的发射极均与所述第五NMOS管(NM44)的漏极电连接；所述第一双极晶体管(NPN41)的基极与所述基准电压电路(1011)电连接；所述第三电阻(R13)的第一端、所述第一PMOS管(PM11)的源极均与第二双极晶体管(NPN42)的基极电连接；所述第三PMOS管(PM42)的漏极、所述第五PMOS管(PM44)的源极均与所述第一双极晶体管(NPN41)的集电极电连接；所述第四PMOS管(PM43)的漏极、所述第六PMOS管(PM45)的源极均与第二双极晶体管(NPN42)的集电极电连接；所述第六NMOS管(NM45)的漏极、所述第八NMOS管(NM47)的栅极、所述第九NMOS管(NM48)的栅极、所述第十NMOS管(NM49)的栅极、所述第十一NMOS管(NM410)的栅极均与所述第五PMOS管(PM44)的漏极电连接；所述第七NMOS管(NM46)的漏极、所述第六PMOS管(PM45)的漏极均与所述第一PMOS管(PM11)的栅极电连接；所述第六NMOS管(NM45)的源极与所述第八NMOS管(NM47)的漏极电连接；所述第八NMOS管(NM47)的源极与所述第十NMOS管(NM49)的漏极电连接；所述第七NMOS管(NM46)的源极与所述第九NMOS管(NM48)的漏极电连接；所述第九NMOS管(NM48)的源极与所述第十一NMOS管(NM410)的漏极电连接；所述第二PMOS管(PM41)的源极、所述第三PMOS管(PM42)的源极、所述第四PMOS管(PM43)的源极、所述第三电阻(R13)的第二端均与电源端(VDD)电连接；所述第三NMOS管(NM42)的源极、所述第四NMOS管(NM43)的源极、所述第五NMOS管(NM44)的源极、所述第十NMOS管(NM49)的源极、所述第十一NMOS管(NM410)的源极均与接地端(GND)电连接；所述第一PMOS管(PM11)的漏极输出充电电流ISOURCE。
2.根据权利要求1所述的电荷泵电路，其特征在于，所述第一电阻(R11)与所述第二电阻(R12)的阻值相同。
3.根据权利要求1所述的电荷泵电路，特征在于，所述电流沉电路(1013)包括：第三放大器(AMP3)、第十二NMOS管(NM12)、第七电阻(R14)；其中，
所述接地端(GND)、所述第七电阻(R14)和所述第十二NMOS管(NM12)串行电连接；所述第三放大器(AMP3)的正向输入端电连接至所述第一NMOS管(NM11)和所述第二电阻(R12)串接的节点处；所述第三放大器(AMP3)的反向输入端电连接至所述第七电阻(R14)和所述第十二NMOS管(NM12)串接的节点处；所述第三放大器(AMP3)的输出端与所述第十二NMOS管(NM12)的栅极电连接。
4.根据权利要求3所述的电荷泵电路，特征在于，所述第三放大器(AMP3)包括：第三双极晶体管(NPN51)、第四双极晶体管(NPN52)、第七PMOS管(PM51)、第八PMOS管(PM52)、第九PMOS管(PM53)、第十PMOS管(PM54)、第十一PMOS管(PM55)、第十三NMOS管(NM51)、第十四NMOS管(NM52)、第十五NMOS管(NM53)、第十六NMOS管(NM54)、第十七NMOS管(NM55)、第八电阻(R51)、第九电阻(R52)、第十电阻(R53)、第十一电阻(R54)和第十二电阻(R55)；其中，
所述第八电阻(R51)的第一端与所述偏置电路电连接；所述第八电阻(R51)的第二端、所述第九电阻(R52)的第一端、所述第十六NMOS管(NM54)的栅极、所述第十七NMOS管(NM55)的栅极均与所述第十三NMOS管(NM51)的栅极电连接；所述第十四NMOS管(NM52)的栅极、所述第十五NMOS管(NM53)的栅极和漏极均与所述第九电阻(R52)的第二端电连接；所述第十五NMOS管(NM53)的源极与所述第十电阻(R53)的第一端电连接；所述第十四NMOS管(NM52)的源极与所述第十一电阻(R54)的第一端电连接；所述第十四NMOS管(NM52)的漏极与所述第十三NMOS管(NM51)的源极电连接；所述第十三NMOS管(NM51)的漏极、所述第十PMOS管(PM54)的栅极、所述第十一PMOS管(PM55)的栅极均与所述第十二电阻(R55)的第一端电连接；所述第七PMOS管(PM51)的栅极和漏极、所述第八PMOS管(PM52)的栅极、所述第九PMOS管(PM53)的栅极均与所述第十二电阻(R55)的第二端电连接；所述第八PMOS管(PM52)的漏极与所述第十PMOS管(PM54)的源极电连接；所述第九PMOS管(PM53)的漏极与所述第十一PMOS管(PM55)的源极电连接；所述第十六NMOS管(NM54)的漏极、所述第三双极晶体管(NPN51)的基极、所述第四双极晶体管(NPN52)的基极均与所述第十PMOS管(PM54)的漏极电连接；所述第十一PMOS管(PM55)的漏极、所述第十七NMOS管(NM55)的漏极均与所述第十二NMOS管(NM12)的栅极电连接；所述第十六NMOS管(NM54)的源极与所述第三双极晶体管(NPN51)的集电极电连接；所述第十七NMOS管(NM55)的源极与所述第四双极晶体管(NPN52)的集电极电连接；所述第三双极晶体管(NPN51)的发射极、所述第十二NMOS管(NM12)的源极均与所述第七电阻(R14)的第一端电连接；所述第四双极晶体管(NPN52)的发射极与所述基准电压电路(1011)电连接；所述第七PMOS管(PM51)的源极、所述第八PMOS管(PM52)的源极、所述第九PMOS管(PM53)的源极均与电源端(VDD)电连接；所述第十电阻(R53)的第二端、所述第十一电阻(R54)的第二端、所述第七电阻(R14)的第二端均与接地端(GND)电连接；所述第十二NMOS管(NM12)的漏极输出放电电流ISINK。
5.根据权利要求1所述的电荷泵电路，特征在于，所述开关电路(102)包括：第一开关(S1)、第二开关(S2)、第三开关(S3)、第四开关(S4)、第四放大器(AMP4)；其中，
所述第一开关(S1)的第一端和所述第二开关(S2)的第一端均与所述电流源电路(1012)电连接；所述第三开关(S3)的第一端和所述第四开关(S4)的第一端均与所述电流沉电路(1013)电连接；所述第二开关(S2)的第二端和所述第四开关(S4)的第二端均与所述第四放大器(AMP4)的正向输入电连接；所述第一开关(S1)的第二端和所述第三开关(S3)的第二端电连接后与所述第四放大器(AMP4)的反向输入端和输出端电连接。
6.根据权利要求5所述的电荷泵电路，特征在于，所述第四放大器(AMP4)为轨对轨结构的单位增益放大器。
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