CN107871717B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种具有稳定的刻印的半导体装置及其制造方法。实施方式的半导体装置包括包含配线的配线板、具有刻印的密封树脂、第1半导体元件、第1电极、导线、第1绝缘层、及第2绝缘层。第1半导体元件设置于配线板与密封树脂之间。第1电极设置于第1半导体元件的一部分与密封树脂的一部分之间。导线将配线与第1电极电连接。第1绝缘层的至少一部分在从配线板朝向密封树脂的第1方向上设置于导线的一部分与第1半导体元件之间。第1绝缘层具有第1厚度。第2绝缘层设置于第1半导体元件与密封树脂之间,且包含聚酰亚胺。第2绝缘层的至少一部分在第1方向上与刻印重叠,且具有比第1厚度厚的第2厚度。

Description

半导体装置及其制造方法
[相关申请]
本申请享受以日本专利申请2016-185102号(申请日:2016年9月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
存在对将半导体元件密封的密封树脂照射激光等而形成标记(刻印)的方法。希望不对半导体元件造成不良影响而稳定地形成刻印。
发明内容
本发明的实施方式提供一种具有稳定的刻印的半导体装置及其制造方法。
本发明的实施方式的半导体装置包括包含配线的配线板、具有刻印的密封树脂、第1半导体元件、第1电极、第1导线、第1绝缘层、及第2绝缘层。所述第1半导体元件设置于所述配线板与所述密封树脂之间。所述第1电极设置于所述第1半导体元件的一部分与所述密封树脂的一部分之间。所述第1导线将所述配线与所述第1电极电连接。所述第1绝缘层的至少一部分在从所述配线板朝向所述密封树脂的第1方向上设置于所述第1导线的一部分与所述第1半导体元件之间。所述第1绝缘层具有第1厚度。所述第2绝缘层设置于所述第1半导体元件与所述密封树脂之间,且包含聚酰亚胺。所述第2绝缘层的至少一部分在所述第1方向上与所述刻印重叠,且具有比所述第1厚度厚的第2厚度。
附图说明
图1(a)及图1(b)是例示实施方式的半导体装置的示意图。
图2(a)及图2(b)是例示实施方式的另一种半导体装置的一部分的示意剖视图。
图3(a)~图3(c)是例示实施方式的半导体装置的制造方法的、依照步骤顺序而表示的示意剖视图。
图4是表示激光的每一波长下的、实施方式的半导体装置的第2绝缘层中所使用的聚酰亚胺的厚度与透过率的关系的图。
具体实施方式
以下,参照附图对本发明的各实施方式进行说明。
附图是示意性或概念性的,各部分的厚度与宽度的关系、部分间的大小比例等未必与现实情况相同。也存在如下情况:在表示相同的部分时,有些附图是以彼此不同的尺寸、比例来表示的。
在本申请的说明书及各图中,对与相关于已给出的图而叙述的要素相同的要素标注相同的符号并适当省略详细的说明。
图1(a)及图1(b)是例示实施方式的半导体装置的示意图。图1(a)是图1(b)的A1-A2线剖视图。图1(b)是从图1(a)所示的箭头AA方向观察的俯视图。
如图1(a)所示,实施方式的半导体装置110包括配线板40、密封树脂30、第1半导体元件10、第1电极10e、第1导线51、第1绝缘层11、及第2绝缘层12。如下所述,也可还设置着第3绝缘层23。
配线板40包含配线(在该例中,为第1配线41及第2配线42)。这些配线设置于配线板40的上表面40a。在配线板40的上表面,设置着第4绝缘层44。第4绝缘层44例如为包含环氧或聚酰亚胺等的阻焊剂。第4绝缘层44覆盖第1配线41及第2配线42各自的一部分。这些配线各自的一部分从第4绝缘层44的开口部露出。
例如,在配线板40之上设置密封树脂30。将从配线板40朝向密封树脂30的方向设为第1方向。第1方向为上方向。
将第1方向设为Z轴方向。将与Z轴方向垂直的1个方向设为X轴方向。将与Z轴方向及X轴方向垂直的方向设为Y轴方向。
密封树脂30具有刻印35。刻印35设置于密封树脂30的上表面30a。如下所述,刻印35是通过照射激光而形成。刻印35为凹状。
如图1(b)所示,通过刻印35,而显示信息(在该例中,为文字信息“B、C、12345、XYZ”)。刻印35例如为识别半导体装置110的标记。如图1(a)所示,密封树脂30具有刻印35周围的区域36。刻印35是从该区域36后退。
例如,密封树脂30包含多个填料31、及树脂32。树脂32设置于多个填料31周围。树脂32例如包含环氧系树脂。多个填料31例如包含氧化硅。填料31例如为二氧化硅球。通过使用填料31,例如,得以抑制密封树脂30硬化时的收缩,得以抑制半导体装置110的翘曲等。通过使用填料31,例如,能够缩小线膨胀系数,能够抑制半导体装置110制造过程中及使用时的翘曲,能够获得较高的可靠性。
第1半导体元件10设置于配线板40与密封树脂30之间。第1半导体元件10例如为半导体芯片。第1半导体元件10例如为沿着X-Y平面扩展的板状。在该例中,在第1半导体元件10与配线板40(具体来说为第4绝缘层44)之间,设置着第5绝缘层65。第5绝缘层65例如为粘片膜(die attach film:DAF)等。第5绝缘层65例如包含丙烯酸或聚酰亚胺等。
第1电极10e设置于第1半导体元件10的一部分与密封树脂30的一部分之间。第1电极10e例如设置于第1半导体元件10的上表面10a的一部分之上。第1电极10e与设置于第1半导体元件10的电路(未图示)电连接。
第1导线51将配线(在该例中,为第1配线41)与第1电极10e电连接。
第1绝缘层11的至少一部分在第1方向(从配线板40朝向密封树脂30的Z轴方向)上,设置于第1导线51的一部分与第1半导体元件10之间。第1绝缘层11具有第1厚度t1,第1厚度t1是沿着Z轴方向的长度。
第1绝缘层11可包含聚酰亚胺膜。第1绝缘层11也可包含无机膜。关于第1绝缘层11的构成例将在下文加以叙述。
第2绝缘层12设置于第1半导体元件10与密封树脂30之间。第2绝缘层12包含聚酰亚胺。第2绝缘层12的至少一部分在第1方向(Z轴方向)上与刻印35重叠。第2绝缘层12具有第2厚度t2。第2厚度t2是沿着Z轴方向的长度。第2厚度t2比第1厚度t1厚。
第2绝缘层12例如设置于第1半导体元件10的中央部分(例如半导体装置110的中央部分)。第1绝缘层11例如设置于第1半导体元件10的外缘部分(设置用来相接触的第1电极10e的部分)。
如图1(b)所示,刻印35例如设置于半导体装置110的中央部分。能够形成显而易见的刻印35。在实施方式中,使位于中央部分的第2绝缘层12的第2厚度t2比位于外缘部分的第1绝缘层11的第1厚度t1厚。由此,在照射用来形成刻印35的激光等的情况下,激光会在第2绝缘层12衰减。抵达第1半导体元件10的激光的强度较弱。例如,即使在将所使用的激光的强度加强到能够形成稳定的刻印的程度的情况下,该激光也会在第2绝缘层12衰减。例如,能够使用强度较强的激光。既能够抑制会对第1半导体元件10造成的不良影响,又能够形成稳定的刻印。根据实施方式,能够提供一种具有稳定的刻印的半导体装置。
尤其是在密封树脂30包含填料31(例如氧化硅)的情况下,激光易于穿过填料31。因此,激光在密封树脂30中的衰减程度较低。通过利用较厚的第2绝缘层12吸收穿过密封树脂30的激光,能够充分地降低到达第1半导体元件10的激光的强度。能够抑制强度较强的激光照射至第1半导体元件10。
在该例中,还设置着第2半导体元件20、第2电极20e、第2导线52、及第3绝缘层23。在半导体装置110中,积层着多个半导体元件。
在该例中,在第2半导体元件20与配线板40(具体来说为第4绝缘层44)之间,设置着第6绝缘层66。第6绝缘层66例如为粘片膜等。第6绝缘层66例如包含丙烯酸或聚酰亚胺等。
第2半导体元件20设置于配线板40与第1半导体元件10之间。第2电极20e设置于第2半导体元件20的一部分与密封树脂30的一部分之间。第2导线52将配线(第2配线42)与第2电极20e电连接。第3绝缘层23设置于第2半导体元件20与第1半导体元件10之间。
如上所述,刻印35是从多个半导体元件的最上层侧被照射的。因此,在下层的半导体元件中,也可不考虑激光照射的影响。因此,设置于第2半导体元件20与第1半导体元件10之间的第3绝缘层23的第3厚度t3也可较薄。第3厚度t3比第2厚度t2薄。
由于第3厚度t3较薄,例如,第2半导体元件20与第1半导体元件10之间的导热性提高。由此,易于获得稳定的动作。例如,能够提高可靠性。
另一方面,第1半导体元件10是多个半导体元件中最靠近刻印35的。例如,设置于第1半导体元件10之上的第2绝缘层12的面12a(例如上表面)的至少一部分与密封树脂30相接。该面12a(例如上表面)是沿着第1半导体元件10扩展的面(沿着X-Y平面扩展的面)。
如下所述,可使用绿色光(绿色激光)来形成刻印35。激光的波长约为523纳米。例如,第2绝缘层12对绿色光的吸光度高于填料31的吸光度。由此,在第2绝缘层12,能够有效率地使绿色光衰减。
第2绝缘层12的第2厚度t2例如优选20微米以上80微米以下。由此,能够使绿色光充分地衰减。
第1绝缘层11的第1厚度t1优选1微米以上10微米以下。如果第1厚度t1过厚,那么导线(第1导线51)的高度变高,半导体装置110整体的厚度变得过厚。如果第1厚度t1小于1微米,那么存在如下情况:在未被第2绝缘层12覆盖而第1绝缘层11与密封树脂30直接接触的部分,将第1半导体元件10与密封树脂30之间的热应力缓和的效果不足。通过将第1厚度t1设定为1微米以上10微米以下,能够充分地获得相对于第1半导体元件10与密封树脂30之间的热应力的缓和效果。
图2(a)及图2(b)是例示实施方式的另一种半导体装置的一部分的示意剖视图。
这些图表示出实施方式的另一种半导体元件中的、第1绝缘层11及第2绝缘层12的构成例。在这些图中,省略了其他部分。
如图2(a)所示,在半导体装置111中,第2绝缘层12与第1半导体元件10之间的一部分并未隔着第1绝缘层11而是直接接触。例如,第2绝缘层12为聚酰亚胺膜。另一方面,第1绝缘层11也可为聚酰亚胺膜。第2绝缘层12的聚酰亚胺膜的厚度(第2厚度t2)比第1绝缘层11的聚酰亚胺膜的厚度(第1厚度t1)厚。
如图2(b)所示,在半导体装置112中,第1绝缘层11也可具有积层膜的构成。第1绝缘层11包含第1膜11a、及第2膜11b。第1膜11a的至少一部分设置于第2膜11b与第1电极10e之间。第1膜11a例如为无机膜(例如氮化硅膜等)。第2膜11b例如为有机膜(例如聚酰亚胺膜)。
以下,对实施方式的半导体装置的制造方法例进行说明。以下,图示的是半导体装置110的情况。
图3(a)~图3(c)是例示实施方式的半导体装置的制造方法的、依照步骤顺序而表示的示意剖视图。
如图3(a)所示,在配线板40之上,配置第1半导体元件10。在该例中,在第4绝缘层44(例如阻焊剂)之上,隔着第6绝缘层66(例如DAF)而配置第2半导体元件20。进而,在第2半导体元件20之上,隔着第3绝缘层23及第5绝缘层65(例如DAF)而配置第1半导体元件10。在第1半导体元件10之上,设置第1电极10e、第1绝缘层11及第2绝缘层12。将导线(第1导线51及第2导线52)连接。
如图3(b)所示,在配线板40、第2半导体元件20、第1半导体元件10、第1电极10e、第1绝缘层11、第2绝缘层12、以及导线(第1导线51及第2导线52)之上,形成密封树脂30。由此,形成加工体110x。
加工体110x设置于包含配线(第1配线41等)的配线板40之上。加工体110x包含密封树脂30、设置于配线板40与密封树脂30之间的第1半导体元件10、设置于第1半导体元件10的一部分p1(参照图3(b))与密封树脂30的一部分q1(参照图3(b))之间的第1电极10e、将所述配线与第1电极10e电连接的第1导线51、第1绝缘层11、及第2绝缘层12。第1绝缘层11具有第1厚度t1。第1绝缘层11的至少一部分在第1方向(从配线板40朝向密封树脂30的X轴方向)上,设置于第1导线51的一部分与第1半导体元件10之间。第2绝缘层12设置于第1半导体元件10的另一部分p2(参照图3(b))与密封树脂30之间。第2绝缘层12包含聚酰亚胺。第2绝缘层12具有比第1厚度t1厚的第2厚度t2。
如图3(c)所示,本制造方法包括如下步骤:对这种加工体110x的密封树脂30的另一部分q2照射绿色光LL,而在密封树脂30的另一部分q2形成刻印35。绿色光LL例如为SHG(second harmonic generation,倍频)激光。
密封树脂30的另一部分q2在第1方向上与第2绝缘层12重叠。例如,将绿色光LL在X-Y平面内扫描。绿色光LL例如是与配线板40的上表面40a平行地加以扫描。通过调变绿色光LL的强度,能够形成所希望的刻印35。
根据实施方式,能够提供一种具有稳定的刻印的半导体装置的制造方法。
例如,存在于密封树脂的表面上照射1064nm的YAG(Yttrium Aluminum Garnet,钇-铝-石榴石)激光而形成激光标记的参考例的方法。这时,在第2绝缘层12较薄的情况下(例如,第2厚度t2与第1厚度t1相同的情况下),激光在密封树脂中未被充分地衰减。例如,在密封树脂包含二氧化硅等填料的情况下,激光在密封树脂中的透过率较高。密封树脂中的填料含有率例如为约87重量百分比。因此,密封树脂对该激光的透过率为95%左右。在使用波长为1064nm的激光的情况下,激光透过密封树脂、及第2绝缘层12。因此,激光会照射至半导体元件,而将半导体元件中所含的配线电路熔融。例如,即使在电路配线不熔融的情况下,半导体元件中所含的杂质的浓度分布也会发生变化,使得半导体元件的电特性劣化,从而在半导体元件中发生故障。
在实施方式中,使与设置刻印35的位置对应的第2绝缘层12的厚度较厚。第2绝缘层12包含聚酰亚胺。聚酰亚胺吸收绿色光LL。通过将较厚的第2绝缘层12与绿色光LL组合,能够使绿色光LL在第2绝缘层12充分地衰减。由此,能够抑制半导体元件中的损伤。
根据实施方式,能够提供一种具有稳定的刻印的半导体装置及其制造方法。
另外,在本申请的说明书中,“垂直”及“平行”并非仅包括严格的垂直及严格的平行,而且包括例如制造步骤中的差异等,只要为实质上垂直及实质上平行即可。
以上,参照具体例对本发明的实施方式进行了说明。但本发明的实施方式并不限定于这些具体例。例如,在所述说明中,对使用SHG激光(绿色激光)来形成刻印35的例子进行了说明。但是,在本发明的实施方式中,只要能够在第2绝缘层12充分地衰减那么也可使用SHG激光以外的激光。图4是表示激光的每一波长下的、第2绝缘层12中所使用的聚酰亚胺的厚度与透过率的关系的图。
如图4所示,比起SHG激光,波长较短的THG(Third Harmonic Generation,三倍频)激光(UV(ultraviolet,紫外线)激光)在任何厚度的第2绝缘层12透过率都较低。即,能够使用波长比SHG激光短的激光来形成刻印35。
另外,关于半导体装置中所含的配线板、密封树脂、半导体元件、电极、导线及绝缘层等各要素的具体构成,只要业者通过从公知的范围内进行适当选择能够同样地实施本发明,且能够获得相同的效果,便都包含在本发明的范围中。
另外,将各具体例的任意两个以上的要素在技术上可行的范围内加以组合而成的构成只要包含本发明的主旨,便也都包含在本发明的范围中。
此外,基于作为本发明的实施方式而在上文叙述的半导体装置及其制造方法,业者进行适当设计变更所能够实施的全部半导体装置及其制造方法只要包含本发明的主旨,便也都属于本发明的范围。
此外,在本发明的思想范畴内,业者应能够想到各种变更例及修正例,且应了解这些变更例及修正例也属于本发明的范围。
对本发明的若干实施方式进行了说明,但这些实施方式是作为例子而提出,并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式加以实施,且能够在不脱离发明主旨的范围内,进行各种省略、替换、变更。这些实施方式及其变形都包含在发明的范围及主旨中,并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 第1半导体元件
10a 上表面
10e 第1电极
11 第1绝缘层
11a 第1膜
11b 第2膜
12 第2绝缘层
12a 面
20 第2半导体元件
20e 第2电极
23 第3绝缘层
30 密封树脂
30a 上表面
31 填料
32 树脂
35 刻印
36 区域
40 配线板
40a 上表面
41、42 第1、第2配线
44 第4绝缘层
51、52 第1、第2导线
65、66 第5、第6绝缘层
110、111、112 半导体装置
110x 加工体
AA 箭头
LL 绿色光
p1、q1 一部分
p2、q2 另一部分
t1~t3 第1~第3厚度

Claims (4)

1.一种半导体装置,其特征在于包括:
配线板,包含配线;
密封树脂,具有刻印;
第1半导体元件,设置于所述配线板与所述密封树脂之间;
第1电极,设置于所述第1半导体元件的一部分与所述密封树脂的一部分之间;
第1导线,将所述配线与所述第1电极电连接;
第1绝缘层,所述第1绝缘层的至少一部分在从所述配线板朝向所述密封树脂的第1方向上,设置于所述第1导线的一部分与所述第1半导体元件之间,且所述第1绝缘层具有第1厚度;及
第2绝缘层,设置于所述第1半导体元件与所述密封树脂之间,且包含聚酰亚胺,所述第2绝缘层的至少一部分在所述第1方向上与所述刻印重叠,且具有比所述第1厚度厚的第2厚度;
所述密封树脂包含多个填料、及设置于所述多个填料周围的树脂;
所述第2绝缘层对绿色光的吸光度比所述填料的吸光度高。
2.根据权利要求1所述的半导体装置,其特征在于还包括:
第2半导体元件,设置于所述配线板与所述第1半导体元件之间;及
第3绝缘层,设置于所述第2半导体元件与所述第1半导体元件之间,且比所述第2厚度薄。
3.根据权利要求1或2所述的半导体装置,其特征在于:
所述第2厚度为20微米以上80微米以下。
4.一种半导体装置的制造方法,其特征在于:
在包含配线的配线板上设置:密封树脂;第1半导体元件,设置于所述配线板与所述密封树脂之间;第1电极,设置于所述第1半导体元件的一部分与所述密封树脂的一部分之间;第1导线,将所述配线与所述第1电极电连接;第1绝缘层,具有第1厚度,且所述第1绝缘层的至少一部分在从所述配线板朝向所述密封树脂的第1方向上设置于所述第1导线的一部分与所述第1半导体元件之间;及第2绝缘层,设置于所述第1半导体元件的另一部分与所述密封树脂之间,包含聚酰亚胺,且具有比所述第1厚度厚的第2厚度;且
包括如下步骤:对所述密封树脂的另一部分照射SHG激光或THG激光,而在所述密封树脂的所述另一部分形成刻印。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1621479A (zh) * 2003-11-26 2005-06-01 江苏中电华威电子股份有限公司 一种半导体封装用环氧树脂组合物及其制备方法
CN101388382A (zh) * 2007-09-12 2009-03-18 南茂科技股份有限公司 导线架中具有金属焊垫的汇流条的交错偏移堆叠封装结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040013951A1 (en) * 2001-04-02 2004-01-22 Jun Wang Method for machining translucent material by laser beam and machined translucent material
KR20100037875A (ko) * 2008-10-02 2010-04-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2012008817A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 半導体メモリカード

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1621479A (zh) * 2003-11-26 2005-06-01 江苏中电华威电子股份有限公司 一种半导体封装用环氧树脂组合物及其制备方法
CN101388382A (zh) * 2007-09-12 2009-03-18 南茂科技股份有限公司 导线架中具有金属焊垫的汇流条的交错偏移堆叠封装结构

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