CN107808022A - 设计布局的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004744 fabric Substances 0.000 claims abstract description 173
- 238000004040 coloring Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000013461 design Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 238000003860 storage Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 230000007717 exclusion Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 8
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 7
- 239000003086 colorant Substances 0.000 description 6
- 238000004590 computer program Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000002520 cambial effect Effects 0.000 description 4
- 238000009877 rendering Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000009471 action Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
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- General Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
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Abstract
一种设计布局的方法包含将第一颜色群组指派给多个第一布线轨迹。所述方法包含将第二颜色群组指派给多个第二布线轨迹。第一布线轨迹在邻近第二布线轨迹之间。所述方法包含将来自第一颜色群组的颜色指派给沿着每一第一布线轨迹的每一默认导电元件。沿着每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。所述方法包含将来自第二颜色群组的颜色指派给沿着每一第二布线轨迹的每一默认导电元件。沿着每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
Description
技术领域
本发明实施例涉及一种半导体制造工艺中的设计布局的方法。
背景技术
在半导体制造工艺中，在半导体装置的单层中的特征的定位比图案化分辨率所准许的程度还要近时，通常使用多个掩模以便图案化特征。将半导体装置的单层的特征分成不同掩模，以使得每一掩模包含分开等于或大于图案化分辨率参数的距离的特征。工艺被称作n重图案化，其基于用以形成层的掩模的数目。举例来说，在一些情况下，使用两个掩模的工艺被称作双重图案化；而使用四个掩模的工艺被称作四重图案化。
在设计半导体装置时，设计者将在布局图案中布局半导体装置的特征。这些布局图案包含常用结构，将所述常用结构作为标准单元存储于单元库中。单元库为设计者可以使用以便有效地将常用结构插入于布局图案中，同时避免为每一不同半导体装置设计各自的结构的额外任务的标准单元的数据库。在一些情况下，单元库包含用于放置元件的规则以便协助着色工艺。
发明内容
一种设计布局的方法包含将第一颜色群组指派给多个第一布线轨迹。所述方法包含将第二颜色群组指派给多个第二布线轨迹。第一布线轨迹在邻近第二布线轨迹之间。所述方法包含将来自第一颜色群组的颜色指派给沿着每一第一布线轨迹的每一默认导电元件。沿着每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。所述方法包含将来自第二颜色群组的颜色指派给沿着每一第二布线轨迹的每一默认导电元件。沿着每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1为根据一些实施例的给布局着色的方法的流程图。
图2为根据一些实施例的使用电子设计辅助(electronic design assistance；EDA)工具来设计着色布局的方法。
图3为根据一些实施例的用于集成电路的导电元件的布局的平面图。
图4为根据一些实施例的用于集成电路的导电元件的着色布局的平面图。
图5为根据一些实施例的包含排除位点的用于集成电路的导电元件的布局的平面图。
图6为根据一些实施例的包含排除区域的用于集成电路的导电元件的布局的平面图。
图7为根据一些实施例的用于实施给布局着色的方法的系统的框图。
具体实施方式
以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件、值、操作、材料、布置或其类似者的特定实例以简化本发明。当然，这些仅为实例且并不意欲进行限制。涵盖其它组件、值、操作、材料、布置或其类似者。举例来说，在以下描述中，第一特征在第二特征之上或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。此外，本发明可在各种实例中重复参考标号和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者的空间相关术语本文中为易于描述而使用，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。
随着半导体技术节点大小的减小，导电元件之间的距离也减小。使用至少两个规则来确定布局中导电元件的位置。物理间距规则设定邻近导电元件之间的最小物理距离。如果违反了物理间距规则，那么在一些情况下，寄生电容或寄生电阻将阻止导电元件像设计的那样执行。物理间距规则的不同取决于距层的衬底(即，金属层级)的距离。在一些情况下，随着层与衬底之间的距离的增加，物理间距规则界定导电元件之间的较大距离。
颜色间距规则设定形成于相同掩模上的导电元件之间的最小距离。归因于由掩模覆盖误差导致的制造变化、在光刻工艺期间的光扩散以及其它不可避免的变化，单个掩模中的导电元件之间的间距增加到大于物理间距规则，以便可靠地形成最终装置中的导电元件。
为了可靠地形成导电元件，开发多重图案化技术以使用不同掩模在相同层中形成导电元件。将导电元件分段成若干群组被称作着色。向每一导电元件指派特定颜色，所述特定颜色对应于在制造工艺期间使用的特定掩模。着色工艺通常包含：形成冲突图形；使用各种算法分解冲突图形；以及重新设计布局以便遵守着色要求。这些工艺需要大量时间来解决着色方案，所述着色方案将准许装置恰当地起作用，同时也满足物理间距规则和颜色间距规则两者。根据一个或多个实施例，在本申请案中描述的方法和系统通过对着色工艺外加特定规则来避免用以测试和重新设计布局的大量时间和递归循环。这些规则有助于确保布局能够分段成着色方案。
图1为根据一些实施例的给布局着色的方法100的流程图。在操作102中，接收布局。布局包含多个导电元件。布局还包含对应于所接收的布局的装置的特定层级的多个布线轨迹。布线轨迹彼此平行地延伸，且在邻近布线轨迹之间具有预定义间距。导电元件沿着多个布线轨迹中的布线轨迹定位。导电元件为用于电连接最终装置的不同组件的互连结构的部分。
邻近布线轨迹之间的预定义间距等于或大于最终装置的物理间距规则，且等于或大于颜色间距规则乘以二再除以用于形成层的掩模数目。邻近布线轨迹之间的预定义间距满足两个条件：
(1)Sx≥ps；以及
(2)Sx≥2*cs/n，
其中Sx为邻近布线轨迹之间的间距，ps为由物理间距规则界定的最小间距，cs为由颜色间距规则界定的最小间距，且n为用于形成层的掩模数目。举例来说，四重图案化将具有n＝4的值。在一些实施例中，由物理间距规则界定的最小间距增加，从而考虑到由制造变化导致的未对准。在一些实施例中，物理间距规则的增加由电路设计者界定。在一些实施例中，基于所收集的经验数据确定物理间距规则的增加，所述经验数据与用于创建和利用使用方法100创建的掩模的制造工艺相关。
沿着每一布线轨迹的导电元件也具有最小间距要求。沿着每一布线轨迹的邻近导电元件之间的距离大于或等于物理间距规则。另外，沿着每一布线轨迹的具有相同颜色的导电元件之间的距离等于或大于颜色间距规则。沿着在任何给定导电元件与具有相同颜色的最近导电元件之间的布线轨迹的导电元件数目取决于用以形成最终装置的层的掩模数目。举例来说，在四重图案化工艺中，一个导电元件将在具有相同颜色的沿着布线轨迹的导电元件之间。
在一些实施例中，导电元件为用于在垂直于最终装置的衬底的顶部表面的方向上提供电连接的通孔。在一些实施例中，导电元件为用于在平行于最终装置的衬底的顶部表面的方向上提供电连接的线。在一些实施例中，所有导电元件具有默认形状，且被称作默认导电元件。默认形状为导电元件的标准形状，例如方形、圆形或另一合适形状。在一些实施例中，至少一个导电元件具有非默认形状，且被称作非默认导电元件。非默认形状为不同于默认形状的形状。非默认导电元件在垂直于布线轨迹的方向上的尺寸大于默认导电元件在垂直于布线轨迹的方向上的尺寸。在一些实施例中，非默认形状包含槽孔。
在一些实施例中，由电路设计者经由用于执行方法100的系统的输入/输出(I/O)接口提供布局。在一些实施例中，在与用以执行方法100的系统相同的系统上产生布局。在一些实施例中，从与用于执行方法100的系统不同的系统接收布局。在一些实施例中，从单元库接收布局。单元库经配置以存储标准单元，所述标准单元供用于设计装置的布局。
在操作104中，将第一颜色群组或第二颜色群组指派给布局的每一轨迹。第一颜色群组为一组相异的颜色，即群组内的颜色不相同。第二颜色群组也为一组相异的颜色。另外，第一颜色群组中的颜色与第二颜色群组中的颜色不重叠。颜色群组确定沿着特定布线轨迹定位的导电元件的颜色选项。
在一些实施例中，由用于实施方法100的系统指派第一颜色群组和第二颜色群组。在一些实施例中，基于来自电路设计者的指令指派第一颜色群组和第二颜色群组。指派颜色群组以使得邻近布线轨迹不会被指派相同颜色群组。
举例来说，在四重图案化工艺中，将包含蓝颜色和绿颜色的第一颜色群组指派给布线轨迹0；以及将包含红颜色和橙颜色的第二颜色群组指派给邻近布线轨迹1。重复此指派，其中向交替的布线轨迹指派第一颜色群组(即蓝和绿)和第二颜色群组(即红和橙)。
在一些实施例中，存在额外颜色群组，且在循环工艺中将其与第一颜色群组和第二颜色群组一起指派给布局的布线轨迹。
在操作106中，识别任何非默认导电元件。在一些实施例中，基于来自电路设计者的输入识别非默认导电元件。在一些实施例中，由用于实施方法100的系统自动识别非默认导电元件。
如果布局不含非默认导电元件，那么方法100前进到操作108。在操作108中，基于导电元件所位于的布线轨迹的经指派颜色群组将颜色指派给每一默认导电元件。指派特定默认导电元件的颜色，以使得邻近导电元件具有不同颜色。举例来说，如果颜色群组包含两个颜色，那么以交替方式指派颜色。如上文所论述，导电元件基于物理间距规则和颜色间距规则沿着每一布线轨迹间隔开。因此，最小化或避免布局的调整，且着色工艺的处理时间和反复与其它着色技术相比减少。
与包含形成冲突图形的其它技术相比，简化方法100的着色工艺。另外，只要邻近布线轨迹之间以及沿着每一布线轨迹的导电元件之间的距离满足以上条件，便可确保布局的可着色性。通过确保染色性，用于设计装置的时间量减少，这是因为布局的调整减少，且电路设计者能够精确地确定装置的组件之间的连接路径。
如果布局包含非默认导电元件，那么方法100前进到操作110。在操作110中，将颜色指派给每一非默认导电元件，所述颜色不同于指派给非默认导电元件所位于的布线轨迹的颜色群组。举例来说，位于被指派第一颜色群组的布线轨迹上的非默认导电元件将接收来自第二颜色群组的颜色。相反，向位于第二颜色群组布线轨迹上的非默认导电元件指派来自第一颜色群组的颜色。
将颜色指派给非默认导电元件也遵守颜色间距规则。具有相同颜色的邻近非默认导电元件之间的空间大于或等于由颜色间距规则界定的最小间距。在非默认导电元件位于由颜色间距规则界定的最小间距内的情形中，向非默认导电元件指派不同颜色。非默认导电元件中的每一者的颜色仍来自相同颜色群组。举例来说，如果两个非默认导电元件位于指派给第二颜色群组的布线轨迹上，且非默认导电元件在由颜色间距规则界定的最小间距内，那么向非默认导电元件中的一者指派来自第一颜色群组的第一颜色，且向其它非默认导电元件指派来自第一颜色群组的第二颜色。因为颜色群组内的颜色数目增加，所以只要满足物理间距规则，邻近非默认导电元件之间的间距便能够减小。
在操作112中，从布局中将违反物理间距规则或颜色间距规则的位置排除导电元件。执行导电元件的排除，从而考虑到存在于布局中的非默认导电元件的非典型形状。如上文所详述，邻近布线轨迹之间的距离是基于物理间距规则。基于默认导电元件确定物理间距规则。因此，非默认导电元件的存在会导致通过从某些位置排除导电元件来修改布局。
排除导电元件包含临时从布局移除导电元件。在一些实施例中，排除导电元件包含仅临时移除默认导电元件。在一些实施例中，排除导电元件包含临时移除至少一个非默认导电元件和至少一个默认导电元件。在排除位置处不包含导电元件的一些实施例中，省略操作112。举例来说，在一些实施例中，如果从单元库接收布局，那么布局将已经被安排成满足物理间距规则和颜色间距规则。在一些实施例中，排除导电元件包含在与含有非默认导电元件的单元不同的单元中排除导电元件。在此情形下，在一些实施例中甚至修改存储于单元库中的标准单元以便遵守物理间距规则和颜色间距规则。
人为地增加物理间距规则以考虑到非默认导电元件的形状是可能的；然而，此修改将增加最终装置的大小，这是归因于增加了邻近布线轨迹之间的距离。作为增加物理间距规则的替代方案，从某些位置排除导电元件有助于维持较小装置，同时还减小或避免违反物理间距规则和颜色间距规则。
在一些实施例中，由系统自动执行排除导电元件。在一些实施例中，基于来自电路设计者的输入执行排除导电元件。下文关于图2论述关于排除导电元件的额外细节。
在操作114中，基于物理间距规则和颜色间距规则将排除的导电元件插入到布局中。在操作112中排除导电元件包含从布局移除导电元件。然而，排除的导电元件用以提供装置的组件之间的电连接；因此，在适当位置处将移除的导电元件再插入到布局中。适当位置满足物理间距规则和颜色间距规则。在一些实施例中，由系统自动执行插入排除的导电元件。在一些实施例中，基于来自电路设计者的输入执行插入排除的导电元件。
在省略操作112的一些实施例中，也省略操作114。在一些实施例中，如果不排除导电元件，那么插入排除的导电元件是不必要的。
在操作114之后，方法100前进到操作108，其中将颜色指派给默认导电元件。非默认导电元件保留在操作110中指派的颜色。与将颜色指派给匹配布线轨迹的颜色群组的非默认导电元件的工艺相比，利用操作110的着色方案有助于减小最终装置的大小。
非默认导电元件的形状防止将布线轨迹中邻近于非默认导电元件的导电元件放置在与非默认导电元件对准的位置中。用以界定邻近布线轨迹之间的距离的物理间距规则是基于默认导电元件的尺寸。将邻近布线轨迹中的导电元件放置在非默认导电元件中且与非默认导电元件对准因此将违反物理间距规则。
非默认导电元件的形状也防止将具有与非默认导电元件相同的颜色的最近布线轨迹中的导电元件放置在与非默认导电元件对准的位置中。用以界定邻近布线轨迹之间的距离的颜色间距规则是基于默认导电元件的尺寸。放置具有相同颜色的最近布线轨迹中的导电元件且使之与非默认导电元件对准因此将违反颜色间距规则。
如果非默认导电元件的颜色保持为指派给布线轨迹的颜色群组的颜色中的一者，那么排除区域将覆盖非默认通孔的每一侧上的多个布线轨迹。举例来说，在四重图案化工艺中，以交替方式将颜色群组指派给布线轨迹。结果，排除区域将包含基于物理间距规则的邻近布线轨迹；以及将包含基于颜色间距规则的第二布线轨迹。归因于颜色群组的交替指派，将向第二布线轨迹指派与非默认通孔的布线轨迹相同的颜色群组。非默认导电元件的增加的尺寸将使非默认导电元件与同非默认导电元件对准的第二布线轨迹上的导电元件之间的距离减少至小于颜色间距规则的最小间距。然而，通过将非默认导电元件的颜色改变为不同于布线轨迹的颜色群组的颜色，避免排除第二布线轨迹上的导电元件。以不同方式解释，出于非默认导电元件的目的，物理间距规则和颜色间距规则仅排除邻近布线轨迹。这使得第二布线轨迹可用于接收导电元件，这有助于促进最终装置的大小相比于不包含操作110的技术的减小。
在一些实施例中，方法100包含额外操作，例如产生用于基于默认导电元件和非默认导电元件的着色形成多个掩模的指令。掩模可用于经由半导体制造工艺形成最终装置。在一些实施例中，由方法100产生的布局保存于单元库中以供装置的另一部分稍后使用或供另一装置使用。在一些实施例中，改变方法100的操作次序。举例来说，在一些实施例中，操作112在操作110之前执行。在一些实施例中，至少一个操作与另一操作同时执行。举例来说，在一些实施例中，操作112与操作114同时执行。
图2为使用电子设计辅助(electronic design assistance；EDA)工具来设计着色布局的方法200。在一些实施例中，方法200为方法100(图1)的操作112的实施方案。在操作202中，在邻近于非默认导电元件的布线轨迹的第一区域中禁止导电元件。基于物理间距规则禁止邻近布线轨迹的第一区域中的导电元件。在邻近布线轨迹的第一区域中禁止导电元件，所述第一区域小于由物理间距规则界定的距非默认导电元件的最小距离。大于或等于由物理间距规则界定的距非默认导电元件的最小距离的邻近布线轨迹的部分保留接收导电元件的资格。
在一些实施例中，自动放置和布线(APR)工具用以界定用于禁止导电元件的第一区域。APR工具能够执行设计规则检查(design rule checking；DRC)，以便确定布局内的导电元件是否满足物理间距规则和颜色间距规则。在一些实施例中，电路设计者界定用于禁止导电元件的至少一个第一区域。在一些实施例中，APR工具向电路设计者提供对于第一禁止区域的推荐进行批准或修改。
在一些实施例中，包含第一禁止区域的布局作为标准单元的部分保存在单元库中。包含单元库中的标准单元中的布局减少在装置的设计期间的处理时间，这是因为在将标准单元插入到布局中时，禁止区域就已经存在。
在操作204中，基于物理间距规则和颜色间距规则禁止第二区域中的导电元件。第二区域位于与非默认导电元件相同的单元中或位于邻近于非默认导电元件的单元中。举例来说，如果非默认导电元件位于单元的边界附近，那么非默认导电元件的尺寸将导致相邻单元的某些部分中的导电元件违反规则。在操作204的第二区域中包含相邻单元的这些部分。
在一些实施例中，至少一个第二区域与至少一个第一区域重叠。在一些实施例中，每一第二区域不同于每一第一区域。在一些实施例中，至少一个第二区域位于与非默认导电元件相同的布线轨迹上。在一些实施例中，每一第二区域位于邻近于非默认导电元件的布线轨迹上。
在一些实施例中，APR工具用以界定用于禁止导电元件的第二区域。在一些实施例中，在操作202中利用的APR工具与在操作204中利用的APR工具相同。在一些实施例中，在操作202中利用的APR工具与在操作204中利用的APR工具不同。在一些实施例中，电路设计者界定用于禁止导电元件的至少一个第二区域。在一些实施例中，APR工具向电路设计者提供对于第二禁止区域的推荐进行批准或修改。
在一些实施例中，在插入含有非默认导电元件的单元之后识别第二区域，且将邻近单元插入到布局中。在一些实施例中，将含有非默认导电元件的单元存储于单元库中，所述单元库包含用于在布局的形成期间识别第二区域的指令。存储有用于识别第二区域的指令的单元有助于减少布局设计和修正工艺。
在操作206中，基于物理间距规则和颜色间距规则禁止第三区域中的导电元件。第三区域位于与非默认导电元件相同的单元中或位于邻近于非默认导电元件的单元中，这类似于第二区域。
在一些实施例中，至少一个第三区域与至少一个第一区域或至少一个第二区域重叠。在一些实施例中，每一第三区域不同于每一第一区域和每一第二区域。在一些实施例中，至少一个第三区域位于与非默认导电元件相同的布线轨迹上。在一些实施例中，每一第三区域位于邻近于非默认导电元件的布线轨迹上。
在一些实施例中，APR工具用以界定用于禁止导电元件的第三区域。在一些实施例中，在操作206中利用的APR工具与在操作202或操作204中利用的APR工具相同。在一些实施例中，在操作206中利用的APR工具与在操作202和操作204中利用的APR工具不同。在一些实施例中，电路设计者界定用于禁止导电元件的至少一个第三区域。在一些实施例中，APR工具向电路设计者提供对于第三禁止区域的推荐进行批准或修改。
在一些实施例中，在插入含有非默认导电元件的单元之后识别第三区域，且将邻近单元插入到布局中。在一些实施例中，将含有非默认导电元件的单元存储于单元库中，所述单元库包含用于在布局的形成期间识别第三区域的指令。
在一些实施例中，方法200包含额外操作，例如产生用于基于默认导电元件和非默认导电元件的着色形成多个掩模的指令。在一些实施例中，由方法200产生的布局保存于单元库中以供装置的另一部分稍后使用或供另一装置使用。在一些实施例中，改变方法200的操作次序。举例来说，在一些实施例中，操作204在操作202之前执行。在一些实施例中，至少一个操作与另一操作同时执行。举例来说，在一些实施例中，操作204与操作206同时执行。
图3为根据一些实施例的用于集成电路的导电元件310的布局300的平面图。在一些实施例中，在方法100(图1)的操作102中接收的布局类似于布局300。布局300包含布置成二维阵列的多个导电元件310。每一导电元件310沿着布线轨迹320定位。布线轨迹320沿着第一方向(即X轴)延伸。布线轨迹330在垂直于布线轨迹320的方向(即Y轴)上延伸。布线轨迹330指示在布局300上方或下方的层的布线轨迹的位置。布线轨迹330不为布局300的层的部分。导电元件310位于布线轨迹320和布线轨迹330的选择交叉点处，以提供布局300的层上方的组件与布局300的层下方的组件之间的电连接。
邻近布线轨迹320之间的预定义间距Sx是基于布局300的物理间距规则和颜色间距规则。邻近布线轨迹之间的预定义间距Sx等于或大于最终装置的物理间距规则；以及等于或大于颜色间距规则乘以二再除以用于形成层的掩模数目，这类似于上文所描述的预定义间距。沿着相同布线轨迹320的导电元件310之间的预定义间距Sy是基于物理间距规则和颜色间距规则界定，这类似于上文所描述的预定义间距。
导电元件310皆为默认导电元件。导电元件310具有方形横截面。在一些实施例中，导电元件310具有圆形横截面或另一合适形状。
图4为根据一些实施例的用于集成电路的导电元件410的着色布局400的平面图。布局400为对布局300(图3)执行的方法100(图1)的操作108的结果的实例。布局400包含元件410a、410b、410c和410d，其被统称为导电元件410。布局400包含布线轨迹420a和420b，其被统称为布线轨迹420。将颜色群组CG1或CG2指派给每一布线轨迹420。将颜色群组CG1指派给布线轨迹420a。将颜色群组CG2指派给布线轨迹420b。在一些实施例中，布局400包含指派给布线轨迹420的大于两个颜色群组。指派颜色群组CG1和颜色群组CG2以使得布线轨迹420a在重复图案中与布线轨迹420b交替。
导电元件410a沿着与导电元件410b相同的布线轨迹420a。导电元件410a具有颜色群组CG1中的第一颜色。导电元件410b具有颜色群组CG1中的第二颜色。邻近导电元件410a彼此至少分离由颜色间距规则界定的最小间距。邻近导电元件410b存在类似间距布置。导电元件410a与最近导电元件410b至少分离由物理间距规则界定的最小间距。导电元件410a与导电元件410b布置成交替图案。
导电元件410c沿着与导电元件410d相同的布线轨迹420b。导电元件410c具有颜色群组CG2中的第一颜色。导电元件410d具有颜色群组CG2中的第二颜色。导电元件410c和导电元件410d具有与上文关于导电元件410a和导电元件410b所描述的布置类似的布置。
布局400为四重图案化的实例，因为使用四个总颜色，每一掩模的一个颜色可用以形成对应于布局的装置。在一些实施例中，将布局400存储于单元库中用作装置设计期间的标准单元。在一些实施例中，布局400的着色布置可用以产生用于形成掩模以供半导体制造工艺使用以便创建装置的指令。
图5为根据一些实施例的包含排除位点560的用于集成电路的导电元件510和550的布局500的平面图。在一些实施例中，在方法100(图1)的操作102中接收的布局类似于布局500。布局500包含默认导电元件510和非默认导电元件550。布局500还包含含有非默认导电元件550和默认导电元件310的单元540a。单元540b和单元540c仅含有默认导电元件510。布局500包含布线轨迹520a和520b，其被统称为布线轨迹520。非默认导电元件区555环绕非默认导电元件550。非默认导电元件区555中没有默认导电元件510。在一些实施例中，省略非默认导电元件区555，且至少一个默认导电元件510位于非默认导电元件550之间。排除位点560为导电元件的潜在位置，禁止所述潜在位置包含布局500中的导电元件，这是归因于非默认导电元件550的存在和位置。
非默认导电元件550在指派给第一颜色群组CG1的布线轨迹520a上。将向非默认导电元件550指派来自第二颜色群组CG2的颜色来代替来自第一颜色群组CG1的颜色。通过向非默认导电元件550指派来自第二颜色群组CG2的颜色，排除位点560被限于违反物理间距规则的位置。与排除位点包含额外布线轨迹的技术相比，这会增加可用于包含默认导电元件510的单元540a的区域。
用指派给布线轨迹520a的第一颜色群组CG1之外的颜色给非默认导电元件550着色的效果通过包含默认导电元件510'和导电元件510"来说明。类似于上文描述，布局500的布线轨迹520之间的预定义间距是基于物理间距规则和颜色间距规则两者。默认导电元件510'和默认导电元件510"沿着布局500的X轴与非默认导电元件550对准。排除位点560位于默认导电元件510'与非默认导电元件550之间，且位于默认导电元件510"与非默认导电元件550之间。由于物理间距规则而禁止排除位点560含有导电元件。默认导电元件510'和默认导电元件510"与非默认导电元件550充分分离，从而满足物理间距规则。然而，默认导电元件510'和默认导电元件510"充分靠近于非默认导电元件550，从而有可能违反颜色间距规则。默认导电元件510'具有第一颜色群组CG1中的第一颜色；以及默认导电元件510"具有第一颜色群组CG1中的第二颜色。如果向非默认导电元件550指派来自第一颜色群组CG1的颜色，那么默认导电元件510'或默认导电元件510"将违反颜色间距规则。通过增加布局的大小或重新设计布局以改变布局内导电元件的位置来解决颜色间距规则的违反，这增加了用于设计布局的时间。通过向非默认导电元件550指派第一颜色群组CG1之外的颜色，默认导电元件510'和默认导电元件510"两者皆满足颜色间距规则和物理间距规则，且维持布局500的大小。
图6为根据一些实施例的包含排除区域670到690的用于集成电路的导电元件610的布局600的平面图。布局600类似于布局500，且类似元件具有相同参考标号，但增加了100。相比于布局500，布局600包含排除区域670到690。排除区域670到690为禁止导电元件的布局600中的位置。在一些实施例中，排除区域670为方法200(图2)的操作202的结果。在一些实施例中，排除区域680为方法200的操作204的结果。在一些实施例中，排除区域690为方法200的操作206的结果。
基于物理间距规则识别排除区域670。在小于由物理间距规则界定的距非默认导电元件650的最小距离的布线轨迹的排除区域670中禁止导电元件。大于或等于由物理间距规则界定的距非默认导电元件650的最小距离的邻近布线轨迹的部分在排除区域670之外。在一些实施例中，排除区域670与单元640a一起保存于单元库中。通过将排除区域670保存于单元库中，布局(例如布局600)的设计和颜色所消耗的时间和资源少于单元库中不包含排除区域670的技术。
排除区域680是基于物理间距规则和颜色间距规则。排除区域680与非默认导电元件650一起位于单元640a中，且位于单元640b和640c中。非默认导电元件650的位置充分靠近于单元640a与单元640b之间的边界，使得单元640b内的位置将违反布局600的物理间距规则或颜色间距规则。在单元640b最初包含排除区域680中的导电元件的一些实施例中，排除区域680内的单元640的导电元件重定位到单元640b内的不同位置。在一些实施例中，通过用于产生排除区域680的指令将单元640a存储于单元库中。
排除区域690是基于物理间距规则和颜色间距规则。类似于排除区域680，排除区域690位于单元640a中且位于单元640b和640c中。在一些实施例中，基于排除区域690重定位单元640b或单元640c中的导电元件。在一些实施例中，通过用于产生排除区域690的指令将单元640a存储于单元库中。相比于排除区域680，排除区域690用以防止APR工具随机放置导电元件。装置的一些组件具有额外规范，例如信号的延迟时间。选择导电元件的位置以便满足这些规范。放入位置中以满足装置规范的导电元件具有很高的重要性。相对比地，不包含这些额外规范的导电元件具有较低重要性。在导电元件的位置具有低重要性的一些情况下，APR工具将在放置较高重要性导电元件之后将导电元件放置在任何可用位置中。在一些实施例中，APR工具在布局中放置虚设导电元件以改进处理均匀性，所述虚设导电元件即不提供到装置的组件的连接性的导电元件。排除区域690用以帮助防止导电元件被APR工具放入某些位置中。在一些实施例中，存储有单元640a的指令包含防止APR工具将导电元件放置在排除区域690中的规则。
图7为根据一些实施例的用于实施给布局着色的方法的系统700的框图。系统700包含硬件处理器702和用计算机程序代码707(即一组可执行指令)编码(即存储计算机程序代码707)的非暂时性计算机可读存储媒体704。计算机可读存储媒体704也用指令706编码，所述指令与制造机器介接以用于基于布局制造半导体装置。处理器702经由总线708电耦合到计算机可读存储媒体704。处理器702也由总线708电耦合到I/O接口710。网络接口712也经由总线708电连接到处理器702。网络接口712连接到网络714，以使得处理器702和计算机可读存储媒体704能够经由网络714连接到外部元件。处理器702经配置以执行计算机可读存储媒体704中编码的计算机程序代码706，以便使得系统700可用于执行如方法100或方法200中所描述的操作的一部分或全部。
在一些实施例中，处理器702为中央处理单元(central processing unit；CPU)、多处理器、分布式处理系统、专用集成电路(application specific integrated circuit；ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储媒体704为非暂时性电子、磁性、光学、电磁、红外和/或半导体系统(或设备或装置)。举例来说，计算机可读存储媒体704包含半导体或固态存储器、磁带、可拆卸式计算机磁盘、随机存取存储器(random access memory；RAM)、只读存储器(read-only memory；ROM)、刚性磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储媒体504包含光盘-只读存储器(compact disk-read only memory；CD-ROM)、光盘-读取/写入(compact disk-read/write；CD-R/W)和/或数字视频光盘(digital videodisc；DVD)。
在一些实施例中，存储媒体704存储计算机程序代码706，所述计算机程序代码经配置以使得系统700执行方法100或方法200。在一些实施例中，存储媒体704也存储执行方法100或200所需要的信息以及在执行方法100或200期间产生的信息，例如物理间距规则参数716、颜色间距规则参数718、单元库参数720、布局参数722和/或用以执行方法100或200的操作的一组可执行指令。
在一些实施例中，存储媒体704存储用于与制造机器介接的指令706。指令706使得处理器702能够产生可由制造机器读取的制造指令以在制造工艺的电路设计工艺期间有效地实施方法100或方法200。
系统700包含I/O接口710。I/O接口710耦合到外部电路。在一些实施例中，I/O接口710包含键盘、小键盘、鼠标、跟踪球、触控板和/或光标方向键以用于向处理器702传达信息和命令。
系统700还包含耦合到处理器702的网络接口712。网络接口712允许系统700与一个或多个其它计算机系统所连接到的网络714通信。网络接口712包含无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如以太网、USB或IEEE-1394。在一些实施例中，在两个或大于两个系统700中实施方法100或200，且在不同系统700之间经由网络714交换信息，例如物理间距规则、颜色间距规则、单元库或布局。
系统700经配置以经由I/O接口710或网络接口712接收与物理间距规则相关的信息。经由总线708将信息传送到处理器702以确定布局设计工艺的物理间距规则。接着将物理间距规则作为物理间距规则参数716存储于计算机可读媒体704中。系统700经配置以经由I/O接口710或网络接口712接收与颜色间距规则相关的信息。将信息作为颜色间距规则参数718存储于计算机可读媒体704中。系统700经配置以经由I/O接口710或网络接口712接收与单元库相关的信息。将信息作为单元库参数720存储于计算机可读媒体704中。系统700经配置以经由I/O接口710或网络接口712接收与布局相关的信息。将信息作为布局参数722存储于计算机可读媒体704中。
在操作期间，处理器702执行一组指令以基于所存储的参数716到722将颜色群组指派给布线轨迹且将颜色指派给导电元件。在一些实施例中，系统700经配置以产生用于控制制造机器的指令以用于基于如在方法100或方法200期间修改的布局参数722形成掩模。
此描述的一个方面涉及设计布局的方法。方法包含将第一颜色群组指派给布局的多个第一布线轨迹。方法进一步包含将第二颜色群组指派给布局的多个第二布线轨迹。多个第一布线轨迹中的第一布线轨迹在多个第二布线轨迹中的邻近第二布线轨迹之间。方法进一步包含将来自第一颜色群组的颜色指派给沿着多个第一布线轨迹中的每一第一布线轨迹的每一默认导电元件。沿着多个第一布线轨迹中的每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。方法进一步包含将来自第二颜色群组的颜色指派给沿着多个第二布线轨迹中的每一第二布线轨迹的每一默认导电元件。沿着多个第二布线轨迹中的每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
根据本发明实施例，其进一步包括确定所述布局中是否存在任何非默认导电元件。
根据本发明实施例，其进一步包括将所述第二颜色群组中的颜色指派给位于所述多个第一布线轨迹中的所述第一布线轨迹上的非默认导电元件。
根据本发明实施例，其进一步包括基于所述非默认导电元件的位置从所述布局中违反物理间距规则或颜色间距规则的第一组位置排除导电元件。
根据本发明实施例，其进一步包括将所述排除的导电元件插入到所述布局中不同于所述第一组位置的第二组位置中。
根据本发明实施例，其中从所述第一组位置排除所述导电元件包括从邻近于所述多个第一布线轨迹中的所述第一布线轨迹的所述多个第二布线轨迹中的每一第二布线轨迹的至少一部分排除所述导电元件。
根据本发明实施例，其进一步包括将包含所述第一组位置的所述布局存储于单元库中。
根据本发明实施例，其中从所述第一组位置排除所述导电元件包括利用自动放置和布线(APR)工具。
根据本发明实施例，其中排除所述导电元件包括从不同于含有所述非默认导电元件的单元的单元中的所述第一组位置排除导电元件。
根据本发明实施例，其中排除所述导电元件包括界定所述布局中的多个排除区域，其中所述多个排除区域中的第一排除区域与所述多个排除区域中的第二排除区域至少部分重叠。
根据本发明实施例，其中将所述第二颜色群组中的所述颜色指派给所述非默认导电元件发生在将来自所述第一颜色群组的所述颜色指派给沿着所述多个第一布线轨迹中的每一第一布线轨迹的每一默认导电元件之前。
根据本发明实施例，其中将来自所述第一颜色群组的所述颜色指派给沿着所述多个第一布线轨迹中的每一第一布线轨迹的每一默认导电元件包括将第一颜色或第二颜色指派给沿着每一第一布线轨迹的每一默认导电元件，且将来自所述第二颜色群组的所述颜色指派给沿着所述多个第二布线轨迹中的每一第二布线轨迹的每一默认导电元件包括将第三颜色或第四颜色指派给沿着每一第二布线轨迹的每一默认导电元件。
此描述的另一方面涉及设计布局的方法。方法包含将第一颜色群组指派给布局的多个第一布线轨迹。方法进一步包含将第二颜色群组指派给布局的多个第二布线轨迹。多个第一布线轨迹中的第一布线轨迹在多个第二布线轨迹中的邻近第二布线轨迹之间。方法进一步包含以交替方式将来自第一颜色群组的颜色指派给沿着多个第一布线轨迹中的每一第一布线轨迹的每一默认导电元件。方法进一步包含以交替方式将来自第二颜色群组的颜色指派给沿着多个第二布线轨迹中的每一第二布线轨迹的每一默认导电元件。方法进一步包含将来自第二颜色群组的颜色指派给沿着多个第一布线轨迹中的每一第一布线轨迹的每一非默认导电元件。
根据本发明实施例，其中将来自所述第二颜色群组的所述颜色指派给每一非默认导电元件包括将相同颜色指派给沿着所述多个第一布线轨迹中的每一第一布线轨迹的每一非默认导电元件。
根据本发明实施例，其进一步包括基于每一非默认导电元件的位置从所述布局中违反物理间距规则或颜色间距规则的第一组位置排除导电元件；以及将所述排除的导电元件插入到所述布局中不同于所述第一组位置的第二组位置中。
根据本发明实施例，其中排除所述导电元件包括从邻近于含有至少一个非默认导电元件的单元的单元排除至少一个导电元件。
根据本发明实施例，排除所述导电元件包括界定所述布局中的多个排除区域，其中所述多个排除区域中的第一排除区域与所述多个排除区域中的第二排除区域至少部分重叠。
根据本发明实施例，其进一步包括接收所述布局，其中所述所接收的布局包括所述多个第一布线轨迹和所述多个第二布线轨迹。
此描述的再一方面涉及用于设计布局的系统。系统包含处理器；以及耦合到处理器的非暂时性计算机可读媒体。非暂时性计算机可读媒体经配置以存储用于使得处理器将第一颜色群组指派给布局的多个第一布线轨迹的指令。处理器经进一步配置以将第二颜色群组指派给布局的多个第二布线轨迹。多个第一布线轨迹中的第一布线轨迹在多个第二布线轨迹中的邻近第二布线轨迹之间。处理器经进一步配置以将来自第一颜色群组的颜色指派给沿着多个第一布线轨迹中的每一第一布线轨迹的每一默认导电元件。沿着多个第一布线轨迹中的每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。处理器经进一步配置以将来自第二颜色群组的颜色指派给沿着多个第二布线轨迹中的每一第二布线轨迹的每一默认导电元件。沿着多个第二布线轨迹中的每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
根据本发明实施例，其中所述处理器经进一步配置以将所述第二颜色群组中的颜色指派给位于所述多个第一布线轨迹中的第一布线轨迹上的非默认导电元件。
前文概述若干实施例的特征使得所属领域的技术人员可以更好地理解本发明的各方面。所属领域的技术人员应理解，其可易于使用本发明作为用于设计或修改用于实现本文中所引入的实施例的相同目的和/或获得相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。
元件符号说明
100：方法
102～114：操作
200：方法
202～206：操作
300：布局
310：导电元件
320：布线轨迹
330：布线轨迹
400：布局
410a：导电元件
410b：导电元件
410c：导电元件
410d：导电元件
420a：布线轨迹
420b：布线轨迹
500：布局
510：默认导电元件
510'：默认导电元件
510”：默认导电元件
520a：布线轨迹
520b：布线轨迹
540a：单元
540b：单元
540c：单元
550：非默认导电元件
555：非默认导电元件区
560：排除位点
600：布局
610：导电元件
640a：单元
640b：单元
640c：单元
650：非默认导电元件
670：排除区域
680：排除区域
690：排除区域
700：系统
702：硬件处理器
704：非暂时性计算机可读存储媒体
706：指令
707：计算机程序代码
708：总线
710：I/O接口
712：网络接口
714：网络
716：物理间距规则参数
718：颜色间距规则参数
720：单元库参数
722：布局参数
CG1：颜色群组
CG2：颜色群组
Claims (1)
1.一种设计布局的方法，其特徵在于，所述方法包括：
将第一颜色群组指派给所述布局的多个第一布线轨迹；
将第二颜色群组指派给所述布局的多个第二布线轨迹，其中所述多个第一布线轨迹中的第一布线轨迹在所述多个第二布线轨迹中的邻近第二布线轨迹之间；
将来自所述第一颜色群组的颜色指派给沿着所述多个第一布线轨迹中的每一第一布线轨迹的每一默认导电元件，其中沿着所述多个第一布线轨迹中的每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色；以及
将来自所述第二颜色群组的颜色指派给沿着所述多个第二布线轨迹中的每一第二布线轨迹的每一默认导电元件，其中沿着所述多个第二布线轨迹中的每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/259,559 US10489547B2 (en) | 2016-09-08 | 2016-09-08 | Multiple patterning method, system for implementing the method and layout formed |
| US15/259,559 | 2016-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107808022A true CN107808022A (zh) | 2018-03-16 |
| CN107808022B CN107808022B (zh) | 2024-10-08 |
Family
ID=61280621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611177931.4A Active CN107808022B (zh) | 2016-09-08 | 2016-12-19 | 设计布局的方法及用于设计布局的系统 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US10489547B2 (zh) |
| CN (1) | CN107808022B (zh) |
| TW (1) | TWI713656B (zh) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US10489547B2 (en) | 2019-11-26 |
| US20180068046A1 (en) | 2018-03-08 |
| US20200074038A1 (en) | 2020-03-05 |
| CN107808022B (zh) | 2024-10-08 |
| US10990741B2 (en) | 2021-04-27 |
| TW201812623A (zh) | 2018-04-01 |
| TWI713656B (zh) | 2020-12-21 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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