CN107799388A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN107799388A CN107799388A CN201610805514.3A CN201610805514A CN107799388A CN 107799388 A CN107799388 A CN 107799388A CN 201610805514 A CN201610805514 A CN 201610805514A CN 107799388 A CN107799388 A CN 107799388A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor
- coating
- substrate
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 201
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 330
- 239000011248 coating agent Substances 0.000 claims abstract description 94
- 238000000576 coating method Methods 0.000 claims abstract description 94
- 239000011241 protective layer Substances 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000012212 insulator Substances 0.000 claims description 100
- 239000000463 material Substances 0.000 claims description 69
- 238000000059 patterning Methods 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 239000011435 rock Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000012528 membrane Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- VDGJOQCBCPGFFD-UHFFFAOYSA-N oxygen(2-) silicon(4+) titanium(4+) Chemical compound [Si+4].[O-2].[O-2].[Ti+4] VDGJOQCBCPGFFD-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00777—Preserve existing structures from alteration, e.g. temporary protection during manufacturing
- B81C1/00785—Avoid chemical alteration, e.g. contamination, oxidation or unwanted etching
- B81C1/00801—Avoid alteration of functional structures by etching, e.g. using a passivation layer or an etch stop layer
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
- B81C1/00563—Avoid or control over-etching
- B81C1/00587—Processes for avoiding or controlling over-etching not provided for in B81C1/00571 - B81C1/00579
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
- H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
- H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0257—Microphones or microspeakers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0128—Processes for removing material
- B81C2201/013—Etching
- B81C2201/0135—Controlling etch progression
- B81C2201/014—Controlling etch progression by depositing an etch stop layer, e.g. silicon nitride, silicon oxide, metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Micromachines (AREA)
- Pressure Sensors (AREA)
Abstract
本发明公开了一种半导体装置及其制造方法,涉及半导体技术领域。该制造方法包括:提供半导体结构,该半导体结构包括:衬底以及位于该衬底上的多层膜,其中所述多层膜形成台阶;形成覆盖在台阶上的保护层;在保护层上形成覆盖所述半导体结构的覆盖层;以及去除所述多层膜中的至少一层膜以形成由覆盖层与所述多层膜中剩余的至少一层膜构成的空腔。本发明可以解决现有技术中形成空腔时所使用的刻蚀工艺对覆盖层的台阶造成损害而产生裂缝的问题,从而可以提高器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种半导体装置及其制造方法。
背景技术
在MEMS(Micro-Electro-Mechanical System,微机电系统)领域中,一些麦克风产品需要利用湿法刻蚀(一般用BOE(Buffered Oxide Etch,缓冲氧化物刻蚀))的方式去掉SiO2,形成中空的腔体,使振动膜能够在这个腔体内震荡。腔体结构的形貌和体积会影响到麦克风在工作中的性能。一般可以采用有很好抗腐蚀性能的氮化硅(SiN)作为支撑来形成腔体结构。
图1A是示意性地示出了现有技术中的麦克风在制造过程中的部分结构的横截面示意图。图1A示出的部分结构是整体结构的一半,另一半未示出。如图1A所示,该部分结构包括:衬底100、在衬底100上的第一二氧化硅层101、在第一二氧化硅层101上的第一多晶硅层111、在第一多晶硅层111上的第二二氧化硅层102、在第二二氧化硅层102上的第二多晶硅层112、以及覆盖在衬底之上的氮化硅层140。氮化硅层140和第二多晶硅层112形成有到第二二氧化硅层102的通孔130。衬底100形成有凹陷,露出第一二氧化硅层101。接下来,通过通孔和凹陷对二氧化硅实施BOE刻蚀,从而形成空腔,如图1B所示。
在上述过程中,在氮化硅覆盖的台阶位置(如图1B中的虚线圆圈所示),特别是台阶高度大于一定厚度时,由于氮化硅在台阶处生长的致密度不好,氮化硅非常容易被BOE刻蚀,形成裂缝,大大影响了器件的可靠性。
发明内容
本发明的发明人发现上述现有技术中存在问题,并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是:提供一种半导体装置的制造方法。本发明一个实施例的目的之一是:提供一种半导体装置。本发明可以解决现有技术中的BOE刻蚀造成氮化硅在台阶处出现裂缝的问题。
根据本发明的第一方面,提供了一种半导体装置的制造方法,包括:
提供半导体结构,所述半导体结构包括:衬底以及位于所述衬底上的多层膜,其中所述多层膜形成台阶;
形成覆盖在所述台阶上的保护层;
在所述保护层上形成覆盖所述半导体结构的覆盖层;以及
去除所述多层膜中的至少一层膜以形成由所述覆盖层与所述多层膜中剩余的至少一层膜构成的空腔。
在一个实施例中,所述多层膜包括:位于所述衬底上的第一绝缘物层、位于所述第一绝缘物层上的第一半导体层、以及在所述第一半导体层上的第二绝缘物层,所述第一绝缘物层、所述第一半导体层和所述第二绝缘物层形成台阶形状。
在一个实施例中,形成覆盖在所述台阶上的保护层的步骤包括:在所述第二绝缘物层上形成图案化的第二半导体层,并且在所述台阶上形成覆盖所述台阶的与所述第二半导体层隔离开的保护层。
在一个实施例中,在形成覆盖在所述台阶上的保护层的步骤中,所述保护层覆盖所述多层膜的台阶的一部分或者全部。
在一个实施例中,所述保护层的材料包括:多晶硅、氮化硅、铜、金或铂。
在一个实施例中,所述第二半导体层与所述保护层的材料相同,形成所述第二半导体层和所述保护层的步骤包括:在提供半导体结构之后,形成覆盖所述半导体结构的材料层;以及对所述材料层执行图案化以将所述材料层分隔开,其中在所述第二绝缘物层上的所述材料层的一部分作为第二半导体层,以及在所述台阶上的所述材料层的一部分作为保护层。
在一个实施例中,所述衬底的材料包括硅;所述第一半导体层和所述第二半导体层的材料分别包括多晶硅;所述第一绝缘物层和所述第二绝缘物层的材料分别包括二氧化硅;所述覆盖层的材料包括氮化硅。
在一个实施例中,所述第二半导体层形成有到所述第二绝缘物层的第一通孔。
在一个实施例中,在所述保护层上形成覆盖所述半导体结构的覆盖层的步骤包括:通过沉积工艺在所述半导体结构上形成覆盖层;以及对所述覆盖层执行刻蚀以形成露出所述第一半导体层的一部分的第一凹陷、露出所述第二半导体层的一部分的第二凹陷、以及与所述第一通孔相对准的第二通孔,其中,所述第一通孔与所述第二通孔一起作为穿过所述覆盖层和所述第二半导体层并且到所述第二绝缘物层的通孔。
在一个实施例中,在形成所述覆盖层之后以及在形成所述空腔之前,所述方法还包括:在所述第一凹陷的至少底部上形成第一接触层;以及在所述第二凹陷的底部和侧壁上形成第二接触层,其中所述第二接触层延展到所述覆盖层的外表面上。
在一个实施例中,在形成所述第一接触层和所述第二接触层之后,以及在形成所述空腔之前,所述方法还包括:去除所述衬底的一部分以形成第三凹陷,所述第三凹陷露出所述第一绝缘物层的下表面的一部分。
在一个实施例中,去除所述多层膜中的至少一层膜以形成所述空腔的步骤包括:在形成所述第三凹陷之后,去除所述第二绝缘物层以形成由所述覆盖层与所述第一半导体层构成的空腔,以及去除所述第一绝缘物层的一部分以露出所述第一半导体层的下表面的一部分。
在一个实施例中,提供半导体结构的步骤包括:
提供衬底;
在所述衬底上形成图案化的第一绝缘物层,其中所述第一绝缘物层露出所述衬底的一部分;
在所述第一绝缘物层上形成图案化的第一半导体层,其中所述第一半导体层露出所述第一绝缘物层的一部分;以及
在所述第一半导体层上形成图案化的第二绝缘物层,其中所述第二绝缘物层露出所述第一半导体层的一部分。
在一个实施例中,在所述第一半导体层上形成图案化的第二绝缘物层的过程中,还在所述衬底上形成了第二绝缘物层的一部分;在形成所述保护层之后以及在形成所述覆盖层之前,所述方法还包括:去除位于所述衬底上的所述第二绝缘物层的所述部分。
根据本发明的第二方面,提供了一种半导体装置,包括:衬底;位于所述衬底上的至少一层膜;位于所述至少一层膜上的覆盖层,所述覆盖层与所述至少一层膜构成空腔,所述覆盖层的内表面呈台阶形状;以及位于所述覆盖层的内表面的台阶上的保护层。
在一个实施例中,所述至少一层膜包括:位于所述衬底上的第一绝缘物层以及位于所述第一绝缘物层上的第一半导体层;其中,所述覆盖层与所述第一半导体层构成空腔。
在一个实施例中,所述半导体装置还包括:在所述覆盖层的内表面上的图案化的第二半导体层,其中所述保护层与所述第二半导体层隔离开。
在一个实施例中,所述保护层覆盖所述覆盖层的所述台阶的一部分或者全部。
在一个实施例中,所述保护层的材料包括:多晶硅、氮化硅、铜、金或铂。
在一个实施例中,所述第二半导体层与所述保护层的材料相同。
在一个实施例中,所述衬底的材料包括硅;所述第一半导体层和所述第二半导体层的材料分别包括多晶硅;所述第一绝缘物层的材料包括二氧化硅;所述覆盖层的材料包括氮化硅。
在一个实施例中,所述第二半导体层形成有到所述空腔的第一通孔。
在一个实施例中,所述覆盖层形成有露出所述第一半导体层的一部分的第一凹陷、露出所述第二半导体层的一部分的第二凹陷、以及与所述第一通孔相对准的第二通孔,其中,所述第一通孔与所述第二通孔一起作为穿过所述覆盖层和所述第二半导体层并且到所述空腔的通孔。
在一个实施例中,所述半导体装置还包括:在所述第一凹陷的至少底部上的第一接触层;以及在所述第二凹陷的底部和侧壁上的第二接触层,其中所述第二接触层延展到所述覆盖层的外表面上。
在一个实施例中,其中,所述衬底和所述第一绝缘物层露出所述第一半导体层的下表面的一部分。
本发明中,通过在多层膜的台阶上形成保护层,然后在保护层上形成覆盖半导体结构的覆盖层,该覆盖层的内表面相应地也形成有台阶(即覆盖层的内表面台阶),这样在(利用例如BOE刻蚀工艺)去除多层膜中的至少一层膜而形成空腔的过程中,该保护层可以保护覆盖层的内表面台阶不被刻蚀,从而可以解决现有技术中形成空腔时所使用的刻蚀工艺对覆盖层的台阶造成损害而产生裂缝的问题,从而可以提高器件的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述,本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例,并且连同说明书一起用于解释本发明的原理。
参照附图,根据下面的详细描述,可以更加清楚地理解本发明,其中:
图1A是示意性地示出了现有技术中的麦克风在制造过程中的部分结构的横截面示意图。
图1B是示意性地示出了现有技术中的麦克风在制造过程中经过BOE后形成空腔的部分结构的横截面示意图。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图3A至图3G是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。
图4A至图4E是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到:除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时,应当明白,为了便于描述,附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的,决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论,但在适当情况下,所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中,任何具体值应被解释为仅仅是示例性的,而不是作为限制。因此,示例性实施例的其它示例可以具有不同的值。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步讨论。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
在步骤S202,提供半导体结构,该半导体结构包括:衬底以及位于该衬底上的多层膜,其中该多层膜形成台阶。
在步骤S204,形成覆盖在台阶上的保护层。例如,在该步骤S204中,该保护层可以覆盖所述多层膜的台阶的一部分或者全部。
在步骤S206,在保护层上形成覆盖半导体结构的覆盖层。
在步骤S208,去除多层膜中的至少一层膜以形成由覆盖层与该多层膜中剩余的至少一层膜构成的空腔。
在该实施例中,通过在多层膜的台阶上形成保护层,然后在保护层上形成覆盖半导体结构的覆盖层,该覆盖层的内表面相应地也形成有台阶(即覆盖层的内表面台阶),这样在(利用例如BOE刻蚀工艺)去除多层膜中的至少一层膜而形成空腔的过程中,该保护层可以保护覆盖层的内表面台阶不被刻蚀,从而可以解决现有技术中形成空腔时所使用的刻蚀工艺对覆盖层的台阶造成损害而产生裂缝的问题,提高器件的可靠性。
图3A至图3G是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。下面结合图3A至图3G详细说明根据本发明一个实施例的半导体装置的制造过程。
首先,如图3A所示,提供半导体结构,该半导体结构包括:衬底300以及位于该衬底300上的多层膜,其中该多层膜形成台阶。例如,该衬底300的材料可以包括硅。
在一个实施例中,如图3A所示,该多层膜可以包括:位于衬底300上的第一绝缘物层301、位于该第一绝缘物层301上的第一半导体层311、以及在该第一半导体层311上的第二绝缘物层302。该第一绝缘物层301、该第一半导体层311和该第二绝缘物层302形成台阶形状。例如,该第一绝缘物层301和该第二绝缘物层302的材料可以分别包括二氧化硅。例如,该第一半导体层311的材料可以包括多晶硅。关于该多层膜的形成过程将在后面详细描述。
接下来,如图3B所示,形成覆盖在台阶上的保护层320。在一个实施例中,该保护层320的材料可以包括:多晶硅、氮化硅、铜(Cu)、金(Au)或铂(Pt)等。例如,作为保护层的氮化硅可以采用高密度的氮化硅,例如该氮化硅的密度可以大于在后续步骤中形成的作为覆盖层的氮化硅的密度。当然,本领域技术人员应该理解,作为保护层的材料还可以采用其他不溶于酸的材料,因此本发明的范围并不仅限于此。
在一个实施例中,该保护层320的厚度可以为0.1μm至3μm,例如可以为0.5μm、1μm或2μm等。
在一个实施例中,该形成覆盖在台阶上的保护层的步骤可以包括:如图3B所示,在第二绝缘物层302上形成图案化的第二半导体层312,并且在台阶上形成覆盖台阶的与该第二半导体层312隔离开的保护层320。例如,该第二半导体层的材料可以包括多晶硅。
在一个实施例中,如图3B所示,不同台阶上的保护层可以相互断开,即该保护层可以覆盖所述多层膜的台阶的一部分。在另一个实施例中,不同台阶上的保护层可以连接在一起,即该保护层可以覆盖所述多层膜的台阶的全部。
在一个实施例中,第二半导体层312与保护层320的材料相同。例如,优选地,该第二半导体层与该保护层的材料可以均为多晶硅。在一个实施例中,形成第二半导体层和保护层的步骤可以包括:在提供例如图3A所示的半导体结构之后,(例如通过沉积工艺)形成覆盖该半导体结构的材料层。可选地,该形成第二半导体层和保护层的步骤还可以包括:对该材料层执行图案化以将该材料层分隔开,其中在第二绝缘物层302上的该材料层的一部分作为第二半导体层312,以及在台阶上的该材料层的一部分作为保护层320。该过程相比现有技术并没有增加光罩层数,从而不增加成本,并且容易实现。
在另一个实施例中,第二半导体层312与保护层320的材料可以不同。例如,第二半导体层312的材料可以为多晶硅,保护层320的材料可以为氮化硅。
在另一个实施例中,形成第二半导体层和保护层的步骤可以包括:可以先在第二绝缘物层302上形成第二半导体层312,然后在台阶上形成保护层320;或者,可以先在台阶上形成保护层320,然后在第二绝缘物层302上形成第二半导体层312。
在一个实施例中,如图3B所示,第二半导体层312形成有到第二绝缘物层302的第一通孔331。例如,可以通过对第二半导体层进行图案化来形成该第一通孔。又例如,可以在前面对材料层图案化以形成第二半导体层和保护层的步骤中形成位于所述第二半导体层中的该第一通孔。
接下来,在保护层上形成覆盖半导体结构的覆盖层。例如,该覆盖层的材料可以包括氮化硅。
可以结合图3C和图3D说明形成该覆盖层的过程。
在一个实施例中,在保护层上形成覆盖半导体结构的覆盖层的步骤可以包括:如图3C所示,例如通过沉积工艺在半导体结构上形成覆盖层340。在前面的步骤中,由于多层膜(例如第一绝缘物层301、第一半导体层311和第二绝缘物层302)形成台阶形状,因此在该沉积形成覆盖层的步骤中,所形成的覆盖层340的内表面也呈台阶形状,如图3C所示。
可选地,在保护层上形成覆盖半导体结构的覆盖层的步骤还可以包括:如图3D所示,对覆盖层340执行刻蚀以形成露出第一半导体层311的一部分的第一凹陷341、露出第二半导体层312的一部分的第二凹陷342、以及与第一通孔331相对准的第二通孔332。其中,该第一通孔331与该第二通孔332一起作为穿过覆盖层340和第二半导体层312并且到第二绝缘物层302的通孔330。至此,形成了根据本发明一个实施例的覆盖层。
接下来,在一个实施例中,在形成覆盖层之后以及在形成空腔之前,半导体装置的制造方法还可以包括:如图3E所示,可以在第一凹陷341的至少底部上形成第一接触层351;以及可以在第二凹陷342的底部和侧壁上形成第二接触层352,其中该第二接触层352可以延展到覆盖层340的外表面上。在一个实施例中,可以在第一凹陷341的底部和侧壁上形成第一接触层,其中该第一接触层也可以延展到覆盖层340的外表面上,并且与第二接触层352隔离开。在一个实施例中,第一接触层351和第二接触层352的材料可以分别包括诸如铝、铜或钨等金属。
接下来,在一个实施例中,在形成第一接触层和第二接触层之后,以及在形成空腔之前,半导体装置的制造方法还可以包括:如图3F所示,去除衬底300的一部分以形成第三凹陷343,该第三凹陷343露出第一绝缘物层301的下表面的一部分。
接下来,在一个实施例中,去除多层膜中的至少一层膜以形成空腔的步骤可以包括:如图3G所示,在形成第三凹陷343之后,去除第二绝缘物层302以形成由覆盖层340与第一半导体层311构成的空腔360,以及去除第一绝缘物301层的一部分以露出第一半导体层311的下表面的一部分。
在一个实施例中,可以通过BOE刻蚀工艺去除该第二绝缘物层302和第一绝缘物层301的一部分。例如可以以氢氟酸作为刻蚀液,从通孔330注入到第二绝缘物层302来去除该第二绝缘物层,从而形成空腔360,以及从第三凹陷343注入到第一绝缘物层301来去除该第一绝缘物层的一部分,从而露出第一半导体层311的下表面的一部分。
至此,提供了一种半导体装置的制造方法。通过上述方法,可以在覆盖层的内表面的台阶处形成保护层,这样在(利用例如BOE刻蚀工艺)去除第二绝缘物层而形成空腔的过程中,该保护层可以保护覆盖层的内表面台阶不被刻蚀,从而可以解决现有技术中的刻蚀工艺对覆盖层的台阶造成损害而产生裂缝的问题,提高器件的可靠性。
图4A至图4E是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。其中,图4A至图4C以及图3A是示意性地示出根据本发明一个实施例的提供半导体结构的若干阶段的横截面示意图。下面结合附图详细说明提供半导体结构的过程。
在一个实施例中,提供半导体结构的步骤可以包括:如图4A所示,提供衬底300。例如该衬底300可以为硅衬底。
接下来,如图4B所示,在衬底300上形成图案化的第一绝缘物层301,其中该第一绝缘物层301露出衬底300的一部分。例如,该第一绝缘物层301露出衬底300的边缘部分。在一个实施例中,形成该第一绝缘物层301的步骤可以包括:例如通过沉积工艺在衬底300上形成第一绝缘物层301。可选地,该步骤还可以包括:如图4B所示,对该第一绝缘物层301执行图案化以露出衬底300的边缘部分。
需要说明的是,本发明实施例的术语“边缘部分”是指相应的结构(例如层、薄膜或衬底等)中从该结构的侧面边缘向该结构中间延伸一定距离的部分。该一定距离可以根据需要或者根据实际情况来确定。
接下来,如图4C所示,在第一绝缘物层301上形成图案化的第一半导体层311,其中该第一半导体层311露出该第一绝缘物层301的一部分。例如,该第一半导体层311露出该第一绝缘物层301的边缘部分。在一个实施例中,形成该第一半导体层311的步骤可以包括:例如通过沉积工艺在图4B所示的结构上形成第一半导体层311。可选地,该步骤还可以包括:如图4C所示,对该第一半导体层311执行图案化以露出第一绝缘物层301的边缘部分。
接下来,如图3A所示,在第一半导体层311上形成图案化的第二绝缘物层302,其中该第二绝缘物层302露出第一半导体层311的一部分。例如,该第二绝缘物层302露出第一半导体层311的边缘部分。在一个实施例中,形成该第二绝缘物层302的步骤可以包括:例如通过沉积工艺在图4C所示的结构上形成第二绝缘物层302。可选地,该步骤还可以包括:对第二绝缘物层302执行图案化以露出第一半导体层311的边缘部分。
至此,提供了一种形成如图3A所示的半导体结构的制造方法。
在本发明的一个实施例中,如图4D所示,在第一半导体层311上形成图案化的第二绝缘物层302的过程中,还在衬底300上形成了第二绝缘物层302的一部分。然后通过前面所述的方法形成第二半导体层312和保护层320,从而形成图4E所示的结构。在一个实施例中,在形成保护层之后以及在形成覆盖层之前,半导体装置的制造方法还可以包括:(例如通过图案化工艺)去除位于衬底300上的第二绝缘物层302的所述部分,从而形成图3B所示的结构。在上述实施例中,对第二绝缘物层执行了两次图案化处理:第一次图案化处理是为了使得位于第一半导体层311上的第二绝缘物层露出第一半导体层311的边缘部分,图案化的区域属于芯片(chip)内部;第二次图案化处理是为了去除衬底上的第二绝缘物层的部分,图案化的区域属于芯片的外围。这是因为在一些情况下,机台的图案化能力可能有限,而两次图案化的第二绝缘物层的高度可能不同,如果通过一次图案化将芯片的内部和外围打开,可能会造成有些部位打不开,或者有些部位过度去除而损伤下层材料,所以可以通过两次图案化将芯片内部和外围打开。当然,本领域技术人员应该理解,在机台图案化的能力比较高的情况下,也可以通过一次图案化将芯片内部和外围打开。
本发明还提供了一种半导体装置,该半导体装置可以包括衬底。例如该衬底的材料可以包括硅。可选地,该半导体装置还可以包括:位于该衬底上的至少一层膜。例如该至少一层膜可以包括一层膜、两层膜、三层膜或更多层膜。可选地,该半导体装置还可以包括:位于该至少一层膜上的覆盖层。该覆盖层与该至少一层膜构成空腔。该覆盖层的内表面呈台阶形状。可选地,该半导体装置还可以包括:位于该覆盖层的内表面的台阶上的保护层。例如,该保护层可以覆盖所述覆盖层的台阶的一部分或者全部。例如,该保护层的材料可以包括:多晶硅、氮化硅、铜、金或铂等。
下面结合图3G来详细描述该半导体装置。
在一个实施例中,如图3G所示,该半导体装置可以包括衬底300。例如该衬底300可以为硅衬底。
在一个实施例中,如图3G所示,该半导体装置还可以包括位于该衬底300上的至少一层膜。例如,如图3G所示,该至少一层膜可以包括:位于衬底300上的第一绝缘物层301以及位于该第一绝缘物层301上的第一半导体层311。其中,该衬底300和该第一绝缘物层301露出该第一半导体层311的下表面的一部分。该第一绝缘物层的材料例如可以包括二氧化硅。该第一半导体层的材料例如可以包括多晶硅。
在一个实施例中,如图3G所示,该半导体装置还可以包括位于该至少一层膜上的覆盖层340。该覆盖层340与第一半导体层311构成空腔360。如图3G所示,该覆盖层340的内表面呈台阶形状。该覆盖层340的材料例如可以包括氮化硅。
在一个实施例中,如图3G所示,该半导体装置还可以包括位于该覆盖层340的内表面的台阶上的保护层320。该保护层可以保护覆盖层的台阶不被刻蚀,从而可以提高器件的可靠性。
在一个实施例中,如图3G所示,不同台阶上的保护层可以相互断开,即该保护层可以覆盖所述覆盖层的台阶的一部分。在另一个实施例中,不同台阶上的保护层可以连接在一起,即该保护层可以覆盖所述覆盖层的台阶的全部。
在一个实施例中,如图3G所示,该半导体装置还可以包括在覆盖层340的内表面上的图案化的第二半导体层312。其中保护层320与第二半导体层312隔离开,这样使得保护层不影响器件内部和外部的连接,从而不影响器件的工作。该第二半导体层312的材料例如可以包括多晶硅。
在一个实施例中,第二半导体层312与保护层320的材料可以相同。例如,优选地,第二半导体层312与保护层320的材料可以均为多晶硅。在另一个实施例中,第二半导体层312与保护层320的材料可以不同。例如,第二半导体层312的材料可以为多晶硅,保护层320的材料可以为氮化硅。
在一个实施例中,如图3G所示,该第二半导体层312形成有到空腔360的第一通孔331。
在一个实施例中,如图3G所示,该覆盖层340形成有露出第一半导体层311的一部分的第一凹陷341、露出第二半导体层312的一部分的第二凹陷342、以及与第一通孔331相对准的第二通孔332。其中,该第一通孔331与该第二通孔332一起作为穿过覆盖层340和第二半导体层312并且到空腔360的通孔330。
在一个实施例中,如图3G所示,该半导体装置还可以包括:在第一凹陷341的至少底部上的第一接触层351;以及在第二凹陷342的底部和侧壁上的第二接触层352。其中该第二接触层352可以延展到覆盖层340的外表面上。在一个实施例中,第一接触层351可以在第一凹陷341的底部和侧壁上,其中该第一接触层也可以延展到覆盖层340的外表面上,并且与第二接触层352隔离开。在一个实施例中,第一接触层351和第二接触层352的材料可以分别包括诸如铝、铜或钨等金属。
在本发明的一些实施例中,图3G所示的半导体装置可以用作MEMS器件中的麦克风,其中第一半导体层311用作麦克风的振动膜,通孔330用作麦克风的声孔,空腔360作为共振腔,覆盖层340作为共振腔的支撑,第一半导体层311和第二半导体层312组成电容,第一接触层351和第二接触层352作为电容的两个电极板的金属连线。通过声压引起振动模的振动,进而改变电容,从而将声音能量转化为电能。
在本发明的实施例中,通过在覆盖层的台阶上形成保护层,从而可以有效防止在制造过程中由于刻蚀形成空腔而造成覆盖层在其台阶处产生裂缝的问题发生,可以提高器件的可靠性,例如可以提高麦克风的可靠性。
至此,已经详细描述了本发明。为了避免遮蔽本发明的构思,没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述,完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明,但是本领域的技术人员应该理解,以上示例仅是为了进行说明,而不是为了限制本发明的范围。本领域的技术人员应该理解,可在不脱离本发明的范围和精神的情况下,对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (25)
1.一种半导体装置的制造方法,其特征在于,包括:
提供半导体结构,所述半导体结构包括:衬底以及位于所述衬底上的多层膜,其中所述多层膜形成台阶;
形成覆盖在所述台阶上的保护层;
在所述保护层上形成覆盖所述半导体结构的覆盖层;以及
去除所述多层膜中的至少一层膜以形成由所述覆盖层与所述多层膜中剩余的至少一层膜构成的空腔。
2.根据权利要求1所述的方法,其特征在于,
所述多层膜包括:位于所述衬底上的第一绝缘物层、位于所述第一绝缘物层上的第一半导体层、以及在所述第一半导体层上的第二绝缘物层,所述第一绝缘物层、所述第一半导体层和所述第二绝缘物层形成台阶形状。
3.根据权利要求2所述的方法,其特征在于,
形成覆盖在所述台阶上的保护层的步骤包括:
在所述第二绝缘物层上形成图案化的第二半导体层,并且在所述台阶上形成覆盖所述台阶的与所述第二半导体层隔离开的保护层。
4.根据权利要求1或3所述的方法,其特征在于,
在形成覆盖在所述台阶上的保护层的步骤中,所述保护层覆盖所述多层膜的台阶的一部分或者全部。
5.根据权利要求1所述的方法,其特征在于,
所述保护层的材料包括:多晶硅、氮化硅、铜、金或铂。
6.根据权利要求3所述的方法,其特征在于,
所述第二半导体层与所述保护层的材料相同,
形成所述第二半导体层和所述保护层的步骤包括:
在提供半导体结构之后,形成覆盖所述半导体结构的材料层;以及
对所述材料层执行图案化以将所述材料层分隔开,其中在所述第二绝缘物层上的所述材料层的一部分作为第二半导体层,以及在所述台阶上的所述材料层的一部分作为保护层。
7.根据权利要求3所述的方法,其特征在于,
所述衬底的材料包括硅;
所述第一半导体层和所述第二半导体层的材料分别包括多晶硅;
所述第一绝缘物层和所述第二绝缘物层的材料分别包括二氧化硅;
所述覆盖层的材料包括氮化硅。
8.根据权利要求3所述的方法,其特征在于,
所述第二半导体层形成有到所述第二绝缘物层的第一通孔。
9.根据权利要求8所述的方法,其特征在于,
在所述保护层上形成覆盖所述半导体结构的覆盖层的步骤包括:
通过沉积工艺在所述半导体结构上形成覆盖层;以及
对所述覆盖层执行刻蚀以形成露出所述第一半导体层的一部分的第一凹陷、露出所述第二半导体层的一部分的第二凹陷、以及与所述第一通孔相对准的第二通孔,
其中,所述第一通孔与所述第二通孔一起作为穿过所述覆盖层和所述第二半导体层并且到所述第二绝缘物层的通孔。
10.根据权利要求9所述的方法,其特征在于,
在形成所述覆盖层之后以及在形成所述空腔之前,所述方法还包括:
在所述第一凹陷的至少底部上形成第一接触层;以及
在所述第二凹陷的底部和侧壁上形成第二接触层,其中所述第二接触层延展到所述覆盖层的外表面上。
11.根据权利要求10所述的方法,其特征在于,
在形成所述第一接触层和所述第二接触层之后,以及在形成所述空腔之前,所述方法还包括:
去除所述衬底的一部分以形成第三凹陷,所述第三凹陷露出所述第一绝缘物层的下表面的一部分。
12.根据权利要求11所述的方法,其特征在于,
去除所述多层膜中的至少一层膜以形成所述空腔的步骤包括:
在形成所述第三凹陷之后,去除所述第二绝缘物层以形成由所述覆盖层与所述第一半导体层构成的空腔,以及去除所述第一绝缘物层的一部分以露出所述第一半导体层的下表面的一部分。
13.根据权利要求3所述的方法,其特征在于,
提供半导体结构的步骤包括:
提供衬底;
在所述衬底上形成图案化的第一绝缘物层,其中所述第一绝缘物层露出所述衬底的一部分;
在所述第一绝缘物层上形成图案化的第一半导体层,其中所述第一半导体层露出所述第一绝缘物层的一部分;以及
在所述第一半导体层上形成图案化的第二绝缘物层,其中所述第二绝缘物层露出所述第一半导体层的一部分。
14.根据权利要求13所述的方法,其特征在于,
在所述第一半导体层上形成图案化的第二绝缘物层的过程中,还在所述衬底上形成了第二绝缘物层的一部分;
在形成所述保护层之后以及在形成所述覆盖层之前,所述方法还包括:
去除位于所述衬底上的所述第二绝缘物层的所述部分。
15.一种半导体装置,其特征在于,包括:
衬底;
位于所述衬底上的至少一层膜;
位于所述至少一层膜上的覆盖层,所述覆盖层与所述至少一层膜构成空腔,所述覆盖层的内表面呈台阶形状;以及
位于所述覆盖层的内表面的台阶上的保护层。
16.根据权利要求15所述的半导体装置,其特征在于,
所述至少一层膜包括:位于所述衬底上的第一绝缘物层以及位于所述第一绝缘物层上的第一半导体层;
其中,所述覆盖层与所述第一半导体层构成空腔。
17.根据权利要求16所述的半导体装置,其特征在于,还包括:
在所述覆盖层的内表面上的图案化的第二半导体层,其中所述保护层与所述第二半导体层隔离开。
18.根据权利要求15或17所述的半导体装置,其特征在于,
所述保护层覆盖所述覆盖层的所述台阶的一部分或者全部。
19.根据权利要求15所述的半导体装置,其特征在于,
所述保护层的材料包括:多晶硅、氮化硅、铜、金或铂。
20.根据权利要求17所述的半导体装置,其特征在于,
所述第二半导体层与所述保护层的材料相同。
21.根据权利要求17所述的半导体装置,其特征在于,
所述衬底的材料包括硅;
所述第一半导体层和所述第二半导体层的材料分别包括多晶硅;
所述第一绝缘物层的材料包括二氧化硅;
所述覆盖层的材料包括氮化硅。
22.根据权利要求17所述的半导体装置,其特征在于,
所述第二半导体层形成有到所述空腔的第一通孔。
23.根据权利要求22所述的半导体装置,其特征在于,
所述覆盖层形成有露出所述第一半导体层的一部分的第一凹陷、露出所述第二半导体层的一部分的第二凹陷、以及与所述第一通孔相对准的第二通孔,
其中,所述第一通孔与所述第二通孔一起作为穿过所述覆盖层和所述第二半导体层并且到所述空腔的通孔。
24.根据权利要求23所述的半导体装置,其特征在于,还包括:
在所述第一凹陷的至少底部上的第一接触层;以及
在所述第二凹陷的底部和侧壁上的第二接触层,其中所述第二接触层延展到所述覆盖层的外表面上。
25.根据权利要求16所述的半导体装置,其特征在于,
其中,所述衬底和所述第一绝缘物层露出所述第一半导体层的下表面的一部分。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610805514.3A CN107799388B (zh) | 2016-09-06 | 2016-09-06 | 半导体装置及其制造方法 |
EP17186434.1A EP3290389A1 (en) | 2016-09-06 | 2017-08-16 | Method for reducing cracks in a step-shaped cavity |
US15/679,914 US10177027B2 (en) | 2016-09-06 | 2017-08-17 | Method for reducing cracks in a step-shaped cavity |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610805514.3A CN107799388B (zh) | 2016-09-06 | 2016-09-06 | 半导体装置及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107799388A true CN107799388A (zh) | 2018-03-13 |
CN107799388B CN107799388B (zh) | 2020-07-31 |
Family
ID=59738135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610805514.3A Active CN107799388B (zh) | 2016-09-06 | 2016-09-06 | 半导体装置及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10177027B2 (zh) |
EP (1) | EP3290389A1 (zh) |
CN (1) | CN107799388B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109987573A (zh) * | 2019-04-02 | 2019-07-09 | 武汉耐普登科技有限公司 | 半导体结构及其制造方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107799386B (zh) | 2016-09-06 | 2020-04-28 | 中芯国际集成电路制造(北京)有限公司 | 半导体装置及其制造方法 |
CN110357031B (zh) * | 2018-04-11 | 2022-01-28 | 中芯国际集成电路制造(上海)有限公司 | Mems器件及其制备方法 |
US12091313B2 (en) | 2019-08-26 | 2024-09-17 | The Research Foundation For The State University Of New York | Electrodynamically levitated actuator |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7008812B1 (en) * | 2000-05-30 | 2006-03-07 | Ic Mechanics, Inc. | Manufacture of MEMS structures in sealed cavity using dry-release MEMS device encapsulation |
US20060291674A1 (en) * | 2005-06-14 | 2006-12-28 | Merry Electronics Co. Ltd. | Method of making silicon-based miniaturized microphones |
US20070001247A1 (en) * | 2000-12-07 | 2007-01-04 | Patel Satyadev R | Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates |
CN101459866A (zh) * | 2007-12-14 | 2009-06-17 | 财团法人工业技术研究院 | 微机电麦克风模块与制作方法 |
US20100065930A1 (en) * | 2008-09-18 | 2010-03-18 | Rohm Co., Ltd. | Method of etching sacrificial layer, method of manufacturing MEMS device, MEMS device and MEMS sensor |
JP2014180702A (ja) * | 2013-03-18 | 2014-09-29 | New Japan Radio Co Ltd | Mems素子およびその製造方法 |
-
2016
- 2016-09-06 CN CN201610805514.3A patent/CN107799388B/zh active Active
-
2017
- 2017-08-16 EP EP17186434.1A patent/EP3290389A1/en not_active Withdrawn
- 2017-08-17 US US15/679,914 patent/US10177027B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7008812B1 (en) * | 2000-05-30 | 2006-03-07 | Ic Mechanics, Inc. | Manufacture of MEMS structures in sealed cavity using dry-release MEMS device encapsulation |
US20070001247A1 (en) * | 2000-12-07 | 2007-01-04 | Patel Satyadev R | Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates |
US20060291674A1 (en) * | 2005-06-14 | 2006-12-28 | Merry Electronics Co. Ltd. | Method of making silicon-based miniaturized microphones |
CN101459866A (zh) * | 2007-12-14 | 2009-06-17 | 财团法人工业技术研究院 | 微机电麦克风模块与制作方法 |
US20100065930A1 (en) * | 2008-09-18 | 2010-03-18 | Rohm Co., Ltd. | Method of etching sacrificial layer, method of manufacturing MEMS device, MEMS device and MEMS sensor |
JP2014180702A (ja) * | 2013-03-18 | 2014-09-29 | New Japan Radio Co Ltd | Mems素子およびその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109987573A (zh) * | 2019-04-02 | 2019-07-09 | 武汉耐普登科技有限公司 | 半导体结构及其制造方法 |
CN109987573B (zh) * | 2019-04-02 | 2021-12-14 | 无锡韦感半导体有限公司 | 半导体结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20180068888A1 (en) | 2018-03-08 |
US10177027B2 (en) | 2019-01-08 |
EP3290389A1 (en) | 2018-03-07 |
CN107799388B (zh) | 2020-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7153717B2 (en) | Encapsulation of MEMS devices using pillar-supported caps | |
TWI380456B (en) | Micro-electro-mechanical device and method for making same | |
US8368153B2 (en) | Wafer level package of MEMS microphone and manufacturing method thereof | |
CN107799388A (zh) | 半导体装置及其制造方法 | |
US8940639B2 (en) | Methods and structures for using diamond in the production of MEMS | |
US8955212B2 (en) | Method for manufacturing a micro-electro-mechanical microphone | |
TW200832615A (en) | Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane | |
US10457546B2 (en) | Micro-electro-mechanical system structure and method for forming the same | |
JP4386086B2 (ja) | 電子装置及びその製造方法 | |
US12043537B2 (en) | Method of manufacturing a microelectromechanical systems (MEMS) device | |
TWI512800B (zh) | 電子組件及其製造方法 | |
TWI838416B (zh) | 具多層膜片的半導體傳感器裝置及製造具多層膜片的半導體傳感器裝置之方法 | |
TWI484594B (zh) | 具有微機電系統元件之積體電路及其製造方法 | |
TW201002610A (en) | Manufacturing method of microstructure for an integral semiconductor process | |
TW201121017A (en) | Chip package and fabrication method thereof | |
CN102223591B (zh) | 微机电系统麦克风的晶片级封装结构及其制造方法 | |
CN108124227A (zh) | 麦克风及其制造方法 | |
CN109534277B (zh) | Mems麦克风及其形成方法 | |
JP6095308B2 (ja) | 半導体装置とその製造方法 | |
CN106608614A (zh) | Mems结构的制造方法 | |
TWI826585B (zh) | 積體微機電系統轉換器裝置之製造方法及積體微機電系統轉換器裝置 | |
CN107799386A (zh) | 半导体装置及其制造方法 | |
TW201000391A (en) | Micro electromechanical pre treatment manufacturing method and its structure for an integral semiconductor process | |
TWI475642B (zh) | 積體電路及其製造方法 | |
TWI468025B (zh) | 微機電系統麥克風的晶圓級封裝結構及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |