CN107799088B - 一种goa电路及液晶显示装置 - Google Patents

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Abstract

本申请公开了一种GOA电路及液晶显示装置。该GOA电路包括级联设置的多个GOA子电路，其中，同一路时钟信号驱动的部分多级GOA子电路中，对其相邻两级GOA子电路的下拉电路中的第一晶体管的栅极、第二晶体管的栅极交替输入第一下拉控制信号和第二下拉控制信号，以使每一级GOA子电路的下拉电路在扫描信号输出端输出之后，下拉所述第一公共点和所述扫描信号输出端的电位。通过上述方式，本申请可以避免因某一级GOA子电路出现问题导致整个GOA电路失效的问题。

Description

一种GOA电路及液晶显示装置
技术领域
本申请涉及显示技术领域，特别是涉及一种GOA电路以及液晶显示装置。
背景技术
GOA(Gate Driver on Array)电路利用现有薄膜晶体管液晶显示器的阵列制程技术，将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极运行扫描的驱动方式。
申请内容
本申请主要解决的技术问题是提供一种GOA电路及液晶显示装置，能够避免因某一级GOA子电路出现问题导致整个GOA电路失效的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种GOA电路。该GOA电路包括级联设置的多个GOA子电路，其中，同一路时钟信号驱动的部分多级GOA子电路中，对其相邻两级GOA子电路的第一晶体管的栅极、第二晶体管的栅极交替输入第一下拉控制信号和第二下拉控制信号。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种液晶显示装置。该液晶显示装置包括上述GOA电路。
本申请的有益效果是：区别于现有技术的情况，本申请公开了一种GOA电路及液晶显示装置。该GOA电路包括级联设置的多个GOA子电路，其中，同一路时钟信号驱动的部分多级GOA子电路中，对其相邻两级GOA子电路的第一晶体管的栅极、第二晶体管的栅极交替输入第一下拉控制信号和第二下拉控制信号。通过上述方式，本申请能够避免因某一级GOA子电路出现问题导致整个GOA电路失效的问题。
附图说明
图1是现有技术中的GOA电路的多个联级设置的GOA子电路的结构示意图；
图2是现有技术中的GOA电路的第N级GOA子电路的结构示意图；
图3是本申请提供的GOA电路一实施例的第N级GOA子电路结构示意图；
图4是本申请提供的GOA电路另一实施例的第N级GOA子电路结构示意图；
图5是另一实施例的第N级GOA子电路的波形示意图；
图6是另一实施例的第一时钟信号CK1驱动的部分多级GOA子电路的波形示意图；
图7是又一实施例的第一时钟信号CK1驱动的部分多级GOA子电路的波形示意图；
图8是本申请提供的一种液晶显示装置一实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
参阅图1，现有技术中的GOA电路的结构示意图。
显示装置的显示区域包括横向设置的多条扫描线以及纵向设置的多条数据线，多条扫描线和多条数据线交叉形成阵列分布的像素区域。GOA电路包括级联设置的多个GOA子电路。
同时再结合图2，现有技术中的GOA电路的第N级GOA子电路的结构示意图。该GOA子电路包括上拉控制电路11、上拉电路12、级传电路13、下拉电路14以及下拉维持电路15。
现有技术中，下拉电路12的下拉控制信号输入端输入下一级GOA子电路的扫描驱动信号，下拉控制信号为GOA电路内部产生的中间信号。正常情况下，当下一级GOA子电路的扫描信号输出端GN+1输出高电位时，下拉电路12则将QN点以及GN点拉至低电位，此后直到QN点再次被拉至高电位之前下拉维持单元始终处于开启状态，将QN点以及GN点电位维持在VSS不变。
由于下拉控制信号为GOA电路内部产生的中间信号，需要N+1级GOA子电路输出的扫描信号GN+1来控制N级下拉电路的开启和关闭，即控制N级下拉电路对N级GOA子电路的QN与扫描信号输出端GN的电位的下拉，若GOA电路内部某一级出现问题，无法下拉上一级GOA子电路的QN与扫描信号输出端GN的电位，则其后续级传接连出现问题，且无法通过对时钟信号的控制，判断出现问题的节点。
参阅图3，本申请提供的GOA电路一实施例的第N级GOA子电路的结构示意图。
第N级GOA子电路控制对显示区域第N级水平扫描线输出扫描驱动信号，N为正整数。如图3所示，第N级GOA子电路包括上拉控制电路10、上拉电路20、级传电路30、下拉电路40、自举电容Cbt以及下拉维持电路50。
上拉控制电路10的功能主要为第一公共点GN实现预充电；上拉电路20的功能主要为拉高扫描信号输出端GN的电位，对相应的水平扫描线输出扫描驱动信号；级传电路30的功能主要为控制下一级上拉控制电路的打开或关闭；下拉电路40的功能主要为拉低第一公共点GN及扫描信号输出端GN的电位至参考低电位；自举电容Cbt的功能主要为拉高并维持第一公共点GN的电位；下拉维持电路50的功能主要为控制第一公共点GN及扫描信号输出端GN的电位维持在参考低电位状态不变。
其中，上拉电路20包括第一时钟信号输入端、第一栅极控制信号输入端以及扫描信号输出端GN。级传电路30包括第二时钟信号输入端、第二栅极控制信号输入端以及级传信号输出端STN。上拉控制电路10与第一栅极控制信号输入端和第二栅极控制信号输入端耦接于第一公共点QN，第一时钟信号输入端和第二时钟信号输入端输入时钟信号，自举电容Cbt耦接于第一公共点QN和扫描信号输出端GN之间，下拉维持电路耦接第一公共点QN以及扫描信号输出端GN。
具体的，下拉电路40包括第一晶体管T41和第二晶体管T31。第一晶体管T41，其源极耦接第一公共点QN，其漏级耦接参考低电位信号输入端VSS；第二晶体管T31，其源极耦接扫描信号输出端GN，其漏级耦接参考低电位信号输入端VSS。第一晶体管T41和第二晶体管T31的栅极输入下拉控制信号，以在下拉控制信号为高电位时，令第一晶体管T41和第二晶体管T31打开，进而使参考低电位信号输入端VSS输入的低电位信号拉低第一公共点QN和扫描信号输出端GN。
其中，每相邻X级GOA子电路的时钟信号输入端由X路时钟信号依次驱动，X≥2。以四路时钟信号为例，级联设置的多个GOA子电路任一相邻的4级GOA子电路，依次被四路时钟信号驱动，每一路时钟信号驱动其中的一级GOA子电路。例如，第1级GOA子电路由第一时钟信号CK1驱动，第2级GOA子电路由第二时钟信号CK2驱动，第3级GOA子电路由第三时钟信号CK3驱动，第4级GOA子电路由第四时钟信号CK4驱动，第5级GOA子电路由第一时钟信号CK1驱动，第6级GOA子电路由第二时钟信号CK2驱动……以此类推。总的来看，多个GOA子电路依次被X路时钟信号重复驱动。
同一路时钟信号驱动的部分多级GOA子电路中，对其相邻两级GOA子电路的第一晶体管T41的栅极、第二晶体管T31的栅极交替输入第一下拉控制信号和第二下拉控制信号，以使每一级GOA子电路的下拉电路在扫描信号输出端GN输出之后，下拉第一公共点QN和扫描信号输出端GN的电位。
其中值得说明的是，第一下拉控制信号和第二下拉控制信号均为GOA电路外部输入的信号。
以两路时钟信号为例，第一路时钟信号驱动1、3、5、7等多级GOA子电路，第二路时钟信号驱动2、4、6、8等多级GOA子电路。如第一路时钟信号驱动1、3、5、7等部分多级GOA子电路，第1级GOA子电路的第一晶体管T41的栅极、第二晶体管T31的栅极输入第一下拉控制信号，第3级GOA子电路的第一晶体管T41的栅极、第二晶体管T31的栅极输入第二下拉控制信号，后续第一路时钟信号驱动的部分多级GOA子电路依次交替输入第三下拉控制信号、第四下拉控制信号，第二路时钟信号驱动的部分多级GOA子电路同样依次交替输入第一下拉控制信号、第二下拉控制信号，以使每一级GOA子电路的下拉电路在扫描信号输出端GN输出之后，下拉第一公共点QN和扫描信号输出端GN的电位。
上拉控制电路10输出高电位信号将第一公共点QN电位拉高，级传电路30、上拉电路20导通，下一时刻，第一时钟信号输入端和第二时钟信号输入端同时输入高电位的时钟信号，此时扫描信号输出端GN输出的扫描驱动信号，以及级传信号输出端STN输出的级传信号均变为高电位。
之后，第一晶体管T41的栅极、第二晶体管T31的栅极输入的下拉控制信号为高电位，第一晶体管T41与第二晶体管T31导通，参考低电位信号输入端VSS下拉第一公共点QN和扫描信号输出端GN的电位至参考低电位，同时下拉维持电路50被开启，控制第一公共点QN及扫描信号输出端GN的电位维持在参考低电位状态不变。此后，下拉控制信号依然会周期性的打开或关闭，但这并不会影响第一公共点QN和扫描信号输出端GN的电位，直至该GOA电路的多个GOA子电路逐级控制相应的水平扫描线扫描完毕。在下一次GOA电路驱动水平扫描线时，重复这个过程。
不同于现有技术中采用下一级GOA子电路输出的扫描信号来控制下拉电路的开启和关闭，在本实施例中，采用外部输入的下拉控制信号QC来控制GOA子电路中的下拉电路的开启和关闭，即在下拉电路开启时，下拉扫描信号输出端和级传信号输出端的电位至低电位。可以假设，在现有的电路中，若某一级的GOA子电路出现问题，导致扫描信号输出端输出的信号一直为低电位，那么前一级GOA电路的下拉电路一直无法开启，无法对扫描信号输出端和级传信号输出端的电位进行下拉，进一步，由于GOA子电路是级联的，将会导致每一级的GOA子电路均出现问题。因此，采用本申请的方式，可以避免因某一级GOA子电路出现问题导致整个GOA电路失效的问题。
参阅图4，本申请提供的GOA电路另一实施例的第N级GOA子电路结构示意图。
第N级GOA子电路包括上拉控制电路10、上拉电路20、级传电路30、下拉电路40、自举电容Cbt以及下拉维持电路50。
具体的，上拉电路20包括第三晶体管T21，第三晶体管T21的源极耦接所述第一时钟信号输入端，栅极耦接所述第一栅极控制信号输入端，第一栅极控制信号输入端耦接第一公共点QN，漏极耦接所述扫描信号输出端GN。
级传电路30包括第四晶体管T22，第四晶体管T22的源极耦接所述第二时钟信号输入端，栅极耦接所述第二栅极控制信号输入端，第二栅极控制信号输入端耦接第一公共点QN，漏极耦接所述级传信号输出端STN。
本实施例中，第N级GOA子电路中的第一时钟信号输入端与第二时钟信号输入端输入同一时钟信号CK1。
下拉电路40包括第一晶体管T41和第二晶体管T31。第一晶体管T41，其源极耦接第一公共点QN，其漏级耦接参考低电位信号输入端VSS；第二晶体管T31，其源极耦接扫描信号输出端GN，其漏级耦接参考低电位信号输入端VSS。下拉电路40用于在第一时间将GN点电位和QN点电位拉低为参考低电位，即关闭扫描驱动信号。
自举电容Cbt耦接于第一公共点QN和扫描信号输出端GN之间，自举电容Cbt的作用是在QN点为高电位时，存储第三晶体管T21的栅源端的电压，当GN点为高电位时，自举电容Cbt可以二次抬升第三晶体管T21栅极的电位，以保证第三晶体管T21可靠地开启与输出扫描驱动信号。在完成本级的扫描驱动信号输出后，GN点为低电位，并在其他行进行扫描的时候一直维持这个低电位。
上拉控制电路10包括第五晶体管T11，第五晶体管T11的栅极耦接前一级GOA子电路的级传信号输出端STN-1，源极耦接前一级GOA子电路的扫描驱动信号输出端GN-1，漏极耦接所述第一公共点QN。上拉控制电路10在上一级级传信号及扫描驱动信号的作用下，生成栅极控制信号(即QN为高电位)。栅极控制信号负责整个GOA子电路的正确工作时序。当行扫描进行到第N级时，QN为高电位，可用于开启上拉单元20输出扫描驱动信号，即GN点为高电位。当第N级处于非行扫描状态时，需要保证QN点为可靠的低电位，使上拉单元20不输出，即GN点为低电位。
下拉维持电路50包括第一下拉维持电路51和第二下拉维持电路52。
第一下拉维持电路51和第二下拉维持电路52在扫描信号输出端GN处于非驱动时间时，交替地将第一公共点QN的电位和扫描信号输出端GN的电位拉低至参考低电位。当然，在其他实施例中，也可以采用一个下拉维持电路对第一公共点QN的电位和扫描信号输出端GN的电位进行下拉。
第一下拉维持电路51包括第六晶体管T51、第七晶体管T52、第八晶体管T53、第九晶体管T54、第十晶体管T42、第十一晶体管T32。
第六晶体管T51的栅极和源极耦接第三时钟信号输入端LC1，漏极耦接所述第七晶体管T52的源极。
第七晶体管T52的栅极耦接所述第一公共点QN，漏极耦接所述参考低电位信号输入端VSS。
第八晶体管T53的源极耦接所述第三时钟信号输入端LC1，栅极耦接所述第六晶体管T51的漏极，漏极与所述第九晶体管T54的源极耦接第二公共点PN。
第九晶体管T54的栅极耦接所述第一公共点QN，漏极耦接所述参考低电位信号输入端VSS。
第十晶体管T42的源极耦接所述第一公共点QN，栅极耦接所述第二公共点PN，漏极耦接所述参考低电位信号输入端VSS。
第十一晶体管T32的源极耦接所述扫描信号输出端GN，栅极耦接所述第二公共点PN，漏极耦接所述参考低电位信号输入端VSS。
第二下拉维持电路52分别包括第十二晶体管T61、第十三晶体管T62、第十四晶体管T63、第十五晶体管T64、第十六晶体管T43、第十七晶体管T33。
第十二晶体管T61的栅极和源极耦接第四时钟信号输入端LC2，漏极耦接所述第十三晶体管T62的源极。
第十三晶体管T62的栅极耦接所述第一公共点QN，漏极耦接所述参考低电位信号输入端VSS。
第十四晶体管T63的源极耦接所述第四时钟信号输入端LC2，栅极耦接所述第十二晶体管T61的漏极，漏极与所述第十五晶体管T64的源极耦接第三公共点KN。
第十五晶体管T64的栅极耦接所述第一公共点QN，漏极耦接所述参考低电位信号输入端VSS。
第十六晶体管T43的源极耦接所述第一公共点QN，栅极耦接所述第三公共点KN，漏极耦接所述参考低电位信号输入端VSS。
第十七晶体管T33的源极耦接所述扫描信号输出端GN，栅极耦接所述第三公共点KN，漏极耦接所述参考低电位信号输入端VSS。
其中，第一下拉维持电路51接收的第三时钟信号LC1与第二下拉维持电路52接收的第四时钟信号LC2为低频时钟信号，其高低电位逻辑相反，即当LC1为高电位，则LC2为低电位；反之，当LC1为低电位，则LC2为高电位。
该GOA电路由2路时钟信号依次驱动，包括第一时钟信号CK1和第二时钟信号CK2，即第一时钟信号CK1驱动第1、3、5……级GOA子电路，第二时钟信号CK2驱动第2、4、6级GOA子电路。如图3所示，第一时钟信号CK1和第二时钟信号CK2为高频时钟信号，第一时钟信号CK1和第二时钟信号CK2的占空比为50％，第一时钟信号CK1和第二时钟信号CK2的高低电位时刻相反。
考虑到第二时钟信号CK2与第一时钟信号CK1控制驱动一级GOA子电路的原理相同，本实施例中，以第一时钟信号CK1驱动第N级GOA子电路为例，叙述其各电路的连接关系、原理及工作过程。
第一时钟信号CK1驱动的部分多级GOA子电路中，其相邻两级GOA子电路的第一晶体管T41的栅极、第二晶体管T31的栅极交替输入第一下拉控制信号QC1和第二下拉控制信号QC2，以使每一级GOA子电路的下拉电路在扫描信号输出端GN输出之后，下拉第一公共点QN和扫描信号输出端GN的电位。
其中，在该GOA电路由2路时钟信号依次驱动的情况下，第一下拉控制信号QC1和第二下拉控制信号QC2均为该GOA电路外部输入的信号。如图5所示，第一下拉控制信号QC1和第二下拉控制信号QC2的占空比为25％，第二下拉控制信号QC2的上升沿比第一下拉控制信号QC1的上升沿延后1/2个周期。
参阅图5，下面对电路的信号变化进行详细的说明。
在t1时刻，第五晶体管T11的栅极接收前一级级传信号输出端STN-1输出的级传信号为高电位，第五晶体管T11导通，其源极接收前一级扫描信号输出端GN-1输出的扫描驱动信号为高电位，从而将第一公共点QN的电位拉高，第三晶体管T21和第四晶体管T22被导通。此时，由于第三晶体管T21和第四晶体管T22的源极输入的第一时钟信号CK1为低电位，所以扫描信号输出端GN和级传信号输出端STN输出的信号均为低电位。
t2时刻，第五晶体管T11的栅极输入的前一级级传信号输出端STN-1变为低电位，第五晶体管T11截止，第一公共点QN的电位保持为高电位，第三晶体管T21和第四晶体管T22依然导通。第三晶体管T21和第四晶体管T22的源极输入的第一时钟信号CK1变为高电位，则本级级传信号输出端STN向下一级GOA子电路输出的级传信号，以及本级扫描信号输出端GN输出的扫描驱动信号均变为高电位。可以理解的，高电位的扫描驱动信号使得本级驱动的像素中的像素开关导通，数据线输入数据信号以使本级的像素产生不同的颜色以显示。
同时由于自举电容Cbt的自举作用，QN点电位进一步被拉高。
t3时刻，第一时钟信号CK1变为低电位信号，扫描信号输出端GN和级传信号输出端STN输出的信号为低电位。进一步，此时，第一晶体管T41的栅极、第二晶体管T31的栅极输入的第一下拉控制信号QC1为高电位，则第一晶体管T41与第二晶体管T31导通，参考低电位信号输入端VSS下拉QN点电位与GN点电位至参考低电位。
另外，在扫描信号输出端GN和级传信号输出端STN输出的信号被拉低后，继续采用第一下拉维持电路和第二下拉维持电路交替的维持扫描信号输出端GN和级传信号输出端STN的电位为低电位。以第一下拉维持电路为例，此时由于第一公共点QN为低电位，第七晶体管T52和第九晶体管T54截止，第三时钟信号输入端LC1输入高电位，第六晶体管T51导通，则第八晶体管T53栅极输入高电位，第八晶体管T53导通，第二公共点PN电位变为高电位，第十晶体管T42和第十一晶体管T32导通，将QN点、GN点与参考低电位信号输入端VSS导通，进一步维持QN点的电位与GN点的电位在低电位状态。
进一步，第三时钟信号输入端LC1与第四时钟信号输入端LC2交替输入高电位，则第一下拉维持电路和第二下拉维持电路交替工作，交替维持QN点电位与GN点电位在参考低电位状态。
本实施例中，截取第一时钟信号CK1驱动的部分多级GOA子电路的波形图，采用两路QC信号作为下拉控制信号的工作过程。如图6所示，第一时钟信号CK1驱动第N级、第N+2级、第N+4级、第N+6级……GOA子电路，其中第一下拉控制信号QC1控制第N级、第N+4级……GOA子电路，第二下拉控制信号QC2控制第N+2级、第N+6级……GOA子电路。
在本实施例中，采用两路下拉控制信号交替的下拉同一路时钟信号驱动的GOA子电路，其原因在于，若同一路时钟信号驱动的GOA子电路，为了保证每一级下拉电路能够及时开启，QC信号的周期需要缩短一倍，即QC信号的周期和占空比与时钟信号类似，则会造成第一公共点QN的电位本应该上拉至高电位时，会在下拉电路误开启时，被下拉至参考低电位状态，扫描信号输出端GN的电位同样如此。因此，为避免下拉电路的正常开启，采用了两路下拉控制信号交替的对下拉电路进行作用。
不同于现有技术中采用下一级GOA子电路输出的扫描信号来控制下拉电路的开启和关闭，在本实施例中，采用外部输入的下拉控制信号QC来控制GOA子电路中的下拉电路的开启和关闭，即在下拉电路开启时，下拉扫描信号输出端和级传信号输出端的电位至低电位。可以假设，在现有的电路中，若某一级的GOA子电路出现问题，导致扫描信号输出端输出的信号一直为低电位，那么前一级GOA子电路的下拉电路一直无法开启，无法对扫描信号输出端和级传信号输出端的电位进行下拉，进一步，由于GOA子电路是级联的，将会导致每一级的GOA子电路均出现问题。因此，采用本申请的方式，可以避免因某一级GOA子电路出现问题导致整个GOA电路失效的问题。
另外，我们还可以通过控制下拉控制信号QC的输出实现GOA电路级传的暂停与开启，以检测出现问题的某一级GOA子电路的位置。倘若我们将QC信号在级传的某一级全部拉高，则此时T32、T42、T33、T43全部被打开，QN点电位始终处于低电位，则该GOA子电路以下电路的上拉控制电路的第五晶体管T11无法打开，始终处于截止状态，若该GOA子电路以上电路均能正常驱动其对应像素的开关，则表明出现问题的GOA子电路位于该GOA子电路以下的电路中，重复该动作可检测出现问题的某一级GOA子电路的位置。
参阅图7，又一实施例的第一时钟信号CK1驱动的部分多级GOA子电路的波形示意图。
由4路时钟信号依次驱动的GOA电路，其电路结构同上述实施例，同样截取其第一时钟信号(CK1)驱动的部分多级GOA子电路的波形图，其一路时钟信号需两路QC信号作为下拉控制信号的工作过程与上述实施例中的工作过程类似，不再赘述。
参阅图8，本申请提供的一种液晶显示装置一实施例的结构示意图。
该液晶显示装置包括显示区域200以及集成设置在显示区域2边缘上的GOA电路100，GOA电路100采用了如上实施例所提供的GOA电路。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种GOA电路，包括级联设置的多个GOA子电路，每一级GOA子电路包括上拉控制电路、上拉电路、级传电路、下拉电路、自举电容以及下拉维持电路，其特征在于，
所述上拉电路包括第一时钟信号输入端、第一栅极控制信号输入端以及扫描信号输出端(GN)，所述级传电路包括第二时钟信号输入端、第二栅极控制信号输入端以及级传信号输出端(STN)，所述上拉控制电路与所述第一栅极控制信号输入端和所述第二栅极控制信号输入端耦接于第一公共点(QN)，所述自举电容耦接于所述第一公共点(QN)和所述扫描信号输出端(GN)之间，所述下拉维持电路耦接所述第一公共点(QN)以及所述扫描信号输出端(GN)；
所述下拉电路包括：
第一晶体管(T41)，其源极耦接所述第一公共点(QN)，其漏级耦接参考低电位信号输入端(VSS)；
第二晶体管(T31)，其源极耦接所述扫描信号输出端(GN)，其漏级耦接所述参考低电位信号输入端(VSS)；
其中，每相邻X级GOA子电路的时钟信号输入端由X路时钟信号依次驱动；
同一路时钟信号驱动的部分多级GOA子电路中，对其相邻两级GOA子电路的第一晶体管(T41)的栅极、第二晶体管(T31)的栅极交替输入第一下拉控制信号和第二下拉控制信号，以使每一级GOA子电路的下拉电路在所述扫描信号输出端(GN)输出之后，下拉所述第一公共点(QN)和所述扫描信号输出端(GN)的电位，X≥2；
其中，两路下拉控制信号交替的下拉所述同一路时钟信号驱动的GOA子电路；
其中，当所述X＝2时，所述第一下拉控制信号和所述第二下拉控制信号的占空比为25％，所述第二下拉控制信号的上升沿比所述第一下拉控制信号的上升沿延后1/2个周期。
2.根据权利要求1所述的GOA电路，其特征在于，
所述X＝2；
X路时钟信号包括第一时钟信号(CK1)和第二时钟信号(CK2)，所述第一时钟信号(CK1)和所述第二时钟信号(CK2)的占空比为50％，所述第一时钟信号(CK1)和所述第二时钟信号(CK2)的高低电位相反。
3.根据权利要求1所述的GOA电路，其特征在于，
所述上拉电路包括第三晶体管(T21)，所述第三晶体管(T21)的源极耦接所述第一时钟信号输入端，栅极耦接所述第一栅极控制信号输入端，漏极耦接所述扫描信号输出端(GN)。
4.根据权利要求1所述的GOA电路，其特征在于，
所述级传电路包括第四晶体管(T22)，所述第四晶体管(T22)的源极耦接所述第二时钟信号输入端，栅极耦接所述第二栅极控制信号输入端，漏极耦接所述级传信号输出端(STN)。
5.根据权利要求1所述的GOA电路，其特征在于，
所述上拉控制电路包括第五晶体管(T11)，所述第五晶体管(T11)的栅极耦接前一级GOA子电路的级传信号输出端(STN-1)，源极耦接前一级GOA子电路的扫描信号输出端(GN-1)，漏极耦接所述第一公共点(QN)。
6.根据权利要求1所述的GOA电路，其特征在于，
所述下拉维持电路包括第一下拉维持电路和第二下拉维持电路；
所述第一下拉维持电路和第二下拉维持电路在所述扫描信号输出端(GN)处于非驱动时间时，交替地将所述第一公共点(QN)的电位和所述扫描信号输出端(GN)的电位拉低至低电位。
7.根据权利要求6所述的GOA电路，其特征在于，
所述第一下拉维持电路包括第六晶体管(T51)、第七晶体管(T52)、第八晶体管(T53)、第九晶体管(T54)、第十晶体管(T42)、第十一晶体管(T32)；
所述第六晶体管(T51)的栅极和源极耦接第三时钟信号输入端(LC1)，漏极耦接所述第七晶体管(T52)的源极；
所述第七晶体管(T52)的栅极耦接所述第一公共点(QN)，漏极耦接所述参考低电位信号输入端(VSS)；
所述第八晶体管(T53)的源极耦接所述第三时钟信号输入端(LC1)，栅极耦接所述第六晶体管(T51)的漏极，漏极与所述第九晶体管(T54)的源极耦接第二公共点(PN)；
所述第九晶体管(T54)的栅极耦接所述第一公共点(QN)，漏极耦接所述参考低电位信号输入端(VSS)；
所述第十晶体管(T42)的源极耦接所述第一公共点(QN)，栅极耦接所述第二公共点(PN)，漏极耦接所述参考低电位信号输入端(VSS)；
所述第十一晶体管(T32)的源极耦接所述扫描信号输出端(GN)，栅极耦接所述第二公共点(PN)，漏极耦接所述参考低电位信号输入端(VSS)。
8.根据权利要求6所述的GOA电路，其特征在于，
所述第二下拉维持电路分别包括第十二晶体管(T61)、第十三晶体管(T62)、第十四晶体管(T63)、第十五晶体管(T64)、第十六晶体管(T43)、第十七晶体管(T33)；
所述第十二晶体管(T61)的栅极和源极耦接第四时钟信号输入端(LC2)，漏极耦接所述第十三晶体管(T62)的源极；
所述第十三晶体管(T62)的栅极耦接所述第一公共点(QN)，漏极耦接所述参考低电位信号输入端(VSS)；
所述第十四晶体管(T63)的源极耦接所述第四时钟信号输入端(LC2)，栅极耦接所述第十二晶体管(T61)的漏极，漏极与所述第十五晶体管(T64)的源极耦接第三公共点(KN)；
所述第十五晶体管(T64)的栅极耦接所述第一公共点(QN)，漏极耦接所述参考低电位信号输入端(VSS)；
所述第十六晶体管(T43)的源极耦接所述第一公共点(QN)，栅极耦接所述第三公共点(KN)，漏极耦接所述参考低电位信号输入端(VSS)；
所述第十七晶体管(T33)的源极耦接所述扫描信号输出端(GN)，栅极耦接所述第三公共点(KN)，漏极耦接所述参考低电位信号输入端(VSS)。
9.一种液晶显示装置，其特征在于，包括如权利要求1-8任一所述的GOA电路。
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