CN107786309A - 一种免时钟同步的芯片数据传输方法、系统及电子设备 - Google Patents
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Abstract
本申请涉及一种免时钟同步的芯片数据传输方法、系统及电子设备。所述传输方法包括：步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。本申请通过发送端将待发送数据打包成包括训练比特串的数据块，接收端接收到数据块后，根据训练比特串获取发送端的比特位时间宽度并以此作为依据对数据块中的数据比特流进行解码，实现单数据线传输的目的。
Description
技术领域
本申请涉及芯片数据传输技术领域，特别涉及一种免时钟同步的芯片数据传输方法、系统及电子设备。
背景技术
管脚(Pin)即从芯片(集成电路)内部电路引出与外围电路的接线，是芯片上的稀缺资源。在芯片的调试排错过程中往往需要将内部数据输出，而占用尽量少的管脚以实现数据输出的技术具有重要的应用优势。现有的数据传输方式都是通过时钟信号对数据进行同步采样后输出。该据传输方式至少需要占用两根管脚，一根管脚用于时钟信号，另一根管脚用于数据传输(例如，目前常用的芯片通讯协议I2C和SPI，以及MIPI中使用的LVCOMS都是使用两根或两根以上的管脚)，造成接口电路复杂的弊端，并存在成本高、使用不方便等问题。而如果仅使用一根管脚，在高速大量数据传输情况下需要克服采样时钟信号抖动和数据传输端吞吐率不连续的问题。
发明内容
本申请提供了一种免时钟同步的芯片数据传输方法、系统及电子设备，旨在至少在一定程度上解决现有技术中的上述技术问题之一。
为了解决上述问题，本申请提供了如下技术方案：
一种免时钟同步的芯片数据传输方法，包括：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
本申请实施例采取的技术方案还包括：在所述步骤a中，所述数据块包括头信息和尾信息，所述头信息分别包括训练比特串和数据长度信息，所述尾信息分别包括数据校验码和结束特征比特串。
本申请实施例采取的技术方案还包括：在所述步骤b中，所述获取数据块中的训练比特串具体为：通过解码器自身的采样时钟信号对数据块进行采样，并在采样数据中搜寻训练比特串。
本申请实施例采取的技术方案还包括：在所述步骤b中，所述根据训练比特串分别获取数据块起始位置以及比特位时域长度具体为：根据训练比特串计算数据比特流所占的采样时钟脉冲个数，根据所述采样时钟脉冲个数获取比特位时域长度。
本申请实施例采取的技术方案还包括：所述步骤c后还包括：
步骤c1：判断解码获取的数据长度是否与头信息中的数据长度信息一致，如果一致，执行步骤c2；如果不一致，重新执行步骤c；
步骤c2：验证所述尾信息的数据校验码，并判断数据校验码验证是否成功，如果数据校验码验证成功，表示数据比特流解码正确；如果数据校验码验证失败，表示数据比特流解码错误。
本申请实施例采取的技术方案还包括：所述步骤c后还包括：判断是否检测到尾信息中的结束特征比特串，如果检测到结束特征比特串，数据比特流解码结束；如果没有检测到结束特征比特串，则重新执行步骤c。
本申请实施例采取的另一技术方案为：一种免时钟同步的芯片数据传输系统，包括发送端、数据传输线和接收端：
所述发送端用于将待发送数据打包成数据块，并通过所述数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
所述接收端包括解码器，并通过解码器对所述数据块解码，所述解码器包括：
训练比特串获取单元：用于获取所接收到的数据块中的训练比特串；
数据获取单元：用于根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
解码单元：用于根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
本申请实施例采取的技术方案还包括：所述数据块包括头信息和尾信息，所述头信息分别包括训练比特串和数据长度信息，所述尾信息分别包括数据校验码和结束特征比特串。
本申请实施例采取的技术方案还包括：所述解码器还包括采样单元，所述采样单元用于通过解码器自身的采样时钟信号对数据块进行采样，所述训练比特串获取单元在采样数据中搜寻训练比特串。
本申请实施例采取的技术方案还包括：所述数据获取单元根据训练比特串分别获取数据块起始位置以及比特位时域长度具体为：根据训练比特串计算数据比特流所占的采样时钟脉冲个数，根据所述采样时钟脉冲个数获取比特位时域长度。
本申请实施例采取的技术方案还包括：其特征在于，所述解码器还包括：
长度判断单元：用于判断解码获取的数据长度是否与头信息中的数据长度信息一致，如果一致，通过数据校验单元检测解码是否正确；如果不一致，通过解码单元重新解码数据比特流；
数据校验单元：用于验证所述尾信息的数据校验码，并判断数据校验码验证是否成功，如果数据校验码验证成功，表示数据比特流解码正确；如果数据校验码验证失败，表示数据比特流解码错误。
本申请实施例采取的技术方案还包括：所述解码器还包括：
结束特征检测单元：用于判断是否检测到尾信息中的结束特征比特串，如果检测到结束特征比特串，数据比特流解码结束；如果没有检测到结束特征比特串，通过解码单元重新解码数据比特流。
本申请实施例采取的又一技术方案为：一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行上述的免时钟同步的芯片数据传输方法的以下操作：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
相对于现有技术，本申请实施例产生的有益效果在于：本申请实施例的免时钟同步的芯片数据传输方法、系统及电子设备通过发送端将待发送数据打包成包括训练比特串的数据块，接收端通过解码器在每个数据块的开始部分重新计算数据块和解码器本地的采样时钟信号之间的相对时间信息，从而避免非同步通信因传输时间长而累积的误差；接收端接收到数据块后，根据训练比特串获取发送端的比特位时间宽度并以此作为依据对数据块中的数据比特流进行解码，从而实现单数据线传输的目的。
附图说明
图1是本申请第一实施例的免时钟同步的芯片数据传输方法的流程图；
图2是本申请第二实施例的免时钟同步的芯片数据传输方法的流程图；
图3为本申请实施例的数据块示意图；
图4为本申请实施例的免时钟同步的芯片数据传输系统的结构示意图；
图5是本申请实施例提供的免时钟同步的芯片数据传输方法的硬件设备结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
请参阅图1，是本申请第一实施例的免时钟同步的芯片数据传输方法的流程图。本申请第一实施例的免时钟同步的芯片数据传输方法包括以下步骤：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
请参阅图2，是本申请第二实施例的免时钟同步的芯片数据传输方法的流程图。本申请第二实施例的免时钟同步的芯片数据传输方法包括以下步骤：
步骤100：通过发送端(芯片)将待发送数据打包成包括头信息和尾信息的数据块；
在步骤100中，数据以比特流的形式传输，发送端将数据比特流分割成数据块，每个数据块为一个传输单元。数据块的头信息分别包括一预定长度的训练比特串(信号比特位时间信息)和数据长度信息，数据块的尾信息分别包括用于校验解码是否正确的数据校验码和一预定长度的结束特征比特串，训练比特串和结束特征比特串的长度可根据实际需求进行设定。具体如图3所示，为本申请实施例的数据块示意图。按照信号传输方向，数据块从头至尾依次包括训练比特串、数据长度信息、数据比特流、数据校验码和结束特征比特串。接收端接收到数据块后，可以根据训练比特串获取发送端的比特位时间宽度并以此作为依据对数据块中的数据比特流进行解码，从而实现单数据线传输的目的。
步骤200：发送端通过数据传输线(管脚)将数据块传输至接收端；
步骤300：通过接收端接收数据块，并通过解码器对数据块进行采样；
在步骤300中，解码器通过自身的采样时钟信号对数据块进行采样。
步骤400：通过解码器在采样数据中搜寻训练比特串，并判断是否搜寻到训练比特串，如果搜寻到训练比特串，执行步骤500；如果没有搜寻到训练比特串，继续执行步骤400；
步骤500：利用搜寻到的训练比特串获得数据块起始位置，并计算数据比特流所占的采样时钟脉冲个数，根据采样时钟脉冲个数获取比特位时域长度；
在步骤500中，通过解码器在每个数据块的开始部分重新计算数据块和解码器本地的采样时钟信号之间的相对时间信息，从而避免非同步通信因传输时间长而累积的误差。
步骤600：解码器根据数据块起始位置和比特位时域长度对数据比特流进行解码；
步骤700：判断解码获取的数据长度是否与数据块中的数据长度信息一致，如果一致，执行步骤800；如果不一致，重新执行步骤600；
步骤800：通过解码器检测并验证数据块尾信息中的数据校验码，判断数据校验码验证是否成功，如果数据校验码验证成功，表示数据比特流解码正确，执行步骤900；如果数据校验码验证失败，表示数据比特流解码错误，则重新执行步骤600；
步骤900：通过解码器判断是否检测到数据块中的结束特征比特串，如果检测到结束特征比特串，执行步骤1000；如果没有检测到结束特征比特串，则重新执行步骤600；
步骤1000：数据比特流解码结束。
请参阅图4，是本申请实施例的免时钟同步的芯片数据传输系统的结构示意图。本申请实施例的免时钟同步的芯片数据传输系统包括发送端、数据传输线和接收端；
发送端用于将待发送数据打包成包括头信息和尾信息的数据块，并通过数据传输线传输至接收端；其中，数据以比特流的形式传输，发送端将数据比特流分割成数据块，每个数据块为一个传输单元。数据块的头信息分别包括一预定长度的训练比特串和数据长度信息，数据块的尾信息分别包括用于校验解码是否正确的数据校验码和一预定长度的结束特征比特串，训练比特串和结束特征比特串的长度可根据实际需求进行设定。按照信号传输方向，数据块从头至尾依次包括训练比特串、数据长度信息、数据比特流、数据校验码和结束特征比特串。接收端接收到数据块后，可以根据训练比特串获取发送端的比特位时间宽度并以此作为依据对数据块中的数据比特流进行解码，从而实现单数据线传输的目的。
接收端包括解码器，解码器用于对数据块进行解码；具体地，解码器包括采样单元、训练比特串获取单元、数据获取单元、解码单元、长度判断单元、数据校验单元和结束特征检测单元；
采样单元：用于接收数据块，并对数据块进行采样；在本申请实施例中，采样单元通过自身的采样时钟信号对数据块进行采样。
训练比特串获取单元：用于在采样数据中搜寻训练比特串，并判断是否搜寻到训练比特串，如果搜寻到训练比特串，通过脉冲计算单元计算采样时钟脉冲个数；如果没有搜寻到训练比特串，则继续搜寻训练比特串；
数据获取单元：用于利用搜寻到的训练比特串获得数据块起始位置，计算数据比特流所占的采样时钟脉冲个数，并根据采样时钟脉冲个数获取比特位时域长度；
解码单元：用于根据数据块起始位置和比特位时域长度对数据比特流进行解码；通过解码器在每个数据块的开始部分重新计算数据块和解码器本地的采样时钟信号之间的相对时间信息，从而避免非同步通信因传输时间长而累积的误差。
长度判断单元：用于判断解码获取的数据长度是否与数据块中的数据长度信息一致，如果一致，通过数据校验单元检测解码是否正确；如果不一致，通过解码单元重新解码数据比特流；
数据校验单元：用于检测并验证数据块尾信息的数据校验码，判断数据校验码验证是否成功，如果数据校验码验证成功，表示数据比特流解码正确，则通过结束特征检测单元检测结束特征比特串；如果数据校验码验证失败，表示数据比特流解码错误，则通过解码单元重新解码数据比特流。
结束特征检测单元：用于判断是否检测到数据块中的结束特征比特串，如果检测到结束特征比特串，则数据比特流解码结束；如果没有检测到结束特征比特串，通过解码单元重新解码数据比特流。
图5是本申请实施例提供的计算候选公交站点的方法的硬件设备结构示意图，如图5所示，该设备包括一个或多个处理器以及存储器。以一个处理器为例，该设备还可以包括：输入系统和输出系统。
处理器、存储器、输入系统和输出系统可以通过总线或者其他方式连接，图5中以通过总线连接为例。
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态计算机可执行程序以及模块。处理器通过运行存储在存储器中的非暂态软件程序、指令以及模块，从而执行电子设备的各种功能应用以及数据处理，即实现上述方法实施例的处理方法。
存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至处理系统。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
输入系统可接收输入的数字或字符信息，以及产生信号输入。输出系统可包括显示屏等显示设备。
所述一个或者多个模块存储在所述存储器中，当被所述一个或者多个处理器执行时，执行上述任一方法实施例的以下操作：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
上述产品可执行本申请实施例所提供的方法，具备执行方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本申请实施例提供的方法。
本申请实施例提供了一种非暂态(非易失性)计算机存储介质，所述计算机存储介质存储有计算机可执行指令，该计算机可执行指令可执行以下操作：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
本申请实施例提供了一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行以下操作：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
本申请实施例的免时钟同步的芯片数据传输方法、系统及电子设备通过发送端将待发送数据打包成包括训练比特串的数据块，接收端通过解码器在每个数据块的开始部分重新计算数据块和解码器本地的采样时钟信号之间的相对时间信息，从而避免非同步通信因传输时间长而累积的误差；接收端接收到数据块后，根据训练比特串获取发送端的比特位时间宽度并以此作为依据对数据块中的数据比特流进行解码，从而实现单数据线传输的目的。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (13)
1.一种免时钟同步的芯片数据传输方法，其特征在于，包括：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
2.根据权利要求1所述的免时钟同步的芯片数据传输方法，其特征在于，在所述步骤a中，所述数据块包括头信息和尾信息，所述头信息分别包括训练比特串和数据长度信息，所述尾信息分别包括数据校验码和结束特征比特串。
3.根据权利要求2所述的免时钟同步的芯片数据传输方法，其特征在于，在所述步骤b中，所述获取数据块中的训练比特串具体为：通过解码器自身的采样时钟信号对数据块进行采样，并在采样数据中搜寻训练比特串。
4.根据权利要求3所述的免时钟同步的芯片数据传输方法，其特征在于，在所述步骤b中，所述根据训练比特串分别获取数据块起始位置以及比特位时域长度具体为：根据训练比特串计算数据比特流所占的采样时钟脉冲个数，根据所述采样时钟脉冲个数获取比特位时域长度。
5.根据权利要求2至4任一项所述的免时钟同步的芯片数据传输方法，其特征在于，所述步骤c后还包括：
步骤c1：判断解码获取的数据长度是否与头信息中的数据长度信息一致，如果一致，执行步骤c2；如果不一致，重新执行步骤c；
步骤c2：验证所述尾信息的数据校验码，并判断数据校验码验证是否成功，如果数据校验码验证成功，表示数据比特流解码正确；如果数据校验码验证失败，表示数据比特流解码错误。
6.根据权利要求5所述的免时钟同步的芯片数据传输方法，其特征在于，所述步骤c后还包括：判断是否检测到尾信息中的结束特征比特串，如果检测到结束特征比特串，数据比特流解码结束；如果没有检测到结束特征比特串，则重新执行步骤c。
7.一种免时钟同步的芯片数据传输系统，其特征在于，包括发送端、数据传输线和接收端：
所述发送端用于将待发送数据打包成数据块，并通过所述数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
所述接收端包括解码器，并通过解码器对所述数据块解码，所述解码器包括：
训练比特串获取单元：用于获取所接收到的数据块中的训练比特串；
数据获取单元：用于根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
解码单元：用于根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
8.根据权利要求7所述的免时钟同步的芯片数据传输系统，其特征在于，所述数据块包括头信息和尾信息，所述头信息分别包括训练比特串和数据长度信息，所述尾信息分别包括数据校验码和结束特征比特串。
9.根据权利要求8所述的免时钟同步的芯片数据传输系统，其特征在于，所述解码器还包括采样单元，所述采样单元用于通过解码器自身的采样时钟信号对数据块进行采样，所述训练比特串获取单元在采样数据中搜寻训练比特串。
10.根据权利要求9所述的免时钟同步的芯片数据传输系统，其特征在于，所述数据获取单元根据训练比特串分别获取数据块起始位置以及比特位时域长度具体为：根据训练比特串计算数据比特流所占的采样时钟脉冲个数，根据所述采样时钟脉冲个数获取比特位时域长度。
11.根据权利要求8至10任一项所述的免时钟同步的芯片数据传输系统，其特征在于，所述解码器还包括：
长度判断单元：用于判断解码获取的数据长度是否与头信息中的数据长度信息一致，如果一致，通过数据校验单元检测解码是否正确；如果不一致，通过解码单元重新解码数据比特流；
数据校验单元：用于验证所述尾信息的数据校验码，并判断数据校验码验证是否成功，如果数据校验码验证成功，表示数据比特流解码正确；如果数据校验码验证失败，表示数据比特流解码错误。
12.根据权利要求11所述的免时钟同步的芯片数据传输系统，其特征在于，所述解码器还包括：
结束特征检测单元：用于判断是否检测到尾信息中的结束特征比特串，如果检测到结束特征比特串，数据比特流解码结束；如果没有检测到结束特征比特串，通过解码单元重新解码数据比特流。
13.一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行上述1至6任一项所述的免时钟同步的芯片数据传输方法的以下操作：
步骤a：发送端将待发送数据打包成数据块，并通过数据传输线将所述数据块传输至接收端；其中，所述数据块中包括训练比特串和数据比特流；
步骤b：接收端接收所述数据块，并通过解码器获取数据块中的训练比特串，根据所述训练比特串分别获取数据块起始位置以及比特位时域长度；
步骤c：根据所述数据块起始位置以及比特位时域长度对数据比特流进行解码。
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| CN (1) | CN107786309B (zh) |
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- 2017-10-12 CN CN201710952195.3A patent/CN107786309B/zh active Active
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