CN107767920A - 处于邻近数据状态之间的谷值中的存储器单元状态 - Google Patents

处于邻近数据状态之间的谷值中的存储器单元状态 Download PDF

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Abstract

本发明包含与处于邻近数据状态之间的谷值中的存储器单元状态有关的设备及方法。若干种方法可包含确定存储器单元的状态是否处于与相应数据状态相关联的邻近状态分布之间的谷值中。所述方法还可包含发射指示所述存储器单元的数据状态及所述存储器单元的所述状态是否处于所述谷值中的信号。

Description

处于邻近数据状态之间的谷值中的存储器单元状态
分案申请的相关信息
本申请是国际申请日为2013年7月31日、国际申请号为PCT/US2013/052942、发明名称为“处于邻近数据状态之间的谷值中的存储器单元状态”的PCT申请进入中国国家阶段申请号为201380047414.3的发明专利申请的分案申请。
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及与处于邻近数据状态之间的谷值中的存储器单元状态有关的设备及方法。
背景技术
存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误信息等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器。非易失性存储器可通过在不供电时存留所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)以及其它存储器。
快闪存储器装置可包含例如包含于浮动栅极快闪装置及电荷捕获快闪(CTF)装置中的电荷存储结构，针对广泛范围的电子应用所述电荷存储结构可用作非易失性存储器。快闪存储器装置可使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。
可将阵列架构中的存储器单元编程为目标状态。举例来说，可将电荷置于存储器单元的浮动栅极上或从浮动栅极移除以将所述单元置于若干个数据状态中的一者中。举例来说，单电平单元(SLC)可编程为表示两个数据单位中的一者的两个数据状态中的一者(例如，1或0)。多电平存储器单元(MLC)可编程为两个以上的数据状态中的一者。举例来说，能够存储两个数据单位的MLC可编程为四个数据状态中的一者，能够存储三个数据单位的MLC可编程为八个数据状态中的一者，且能够存储四个数据单位的MLC可编程为十六个数据状态中的一者。MLC可允许在不增加存储器单元的数目的情况下制造较高密度的存储器，这是因为每一单元可表示一个以上的数据单位(例如，一个以上位)。然而，MLC可呈现关于感测操作的困难，这是因为在邻近数据状态之间进行区分的能力可随着时间及/或操作劣化。
发明内容
本发明的一实施例的一种方法包括：感测存储器单元(111-1、111-N、311)以：确定所述存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)；及确定所述存储器单元(111-1、111-N、311)的状态(224-1、224-2)是否相对于与所述数据状态(337-1、337-P、347-1、347-P)相关联的状态分布(203-1、203-2)及与邻近数据状态(337-1、337-P、347-1、347-P)相关联的状态分布(203-1、203-2)处于谷值(201)中；及将所述数据状态(337-1、337-P、347-1、347-P)熵译码为可变长度代码，所述可变长度代码响应于所述状态(224-1、224-2)不处于所述谷值(201)中具有较短代码长度且响应于所述状态(224-1、224-2)处于所述谷值(201)中具有较长代码长度。
本发明的一实施例的一种设备包括：熵解码电路(345)，其经配置以：对表示第一存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)的第一多个数据单位进行解码；对表示第二存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)的第二多个数据单位进行解码，其中所述第二多个数据单位包括数目比所述第一多个数据单位大的数据单位；发射所述第一存储器单元(111-1、111-N、311)的所述数据状态(337-1、337-P、347-1、347-P)及所述第一存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)不处于与相应数据状态(337-1、337-P、347-1、347-P)相关联的邻近状态分布(203-1、203-2)之间的谷值(201)中的第一指示(339-1、339-P、349-1、349-P)；及发射所述第二存储器单元(111-1、111-N、311)的所述数据状态(337-1、337-P、347-1、347-P)及所述第二存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)处于所述谷值(201)中的第二指示(339-1、339-P、349-1、349-P)。
本发明的一实施例的一种设备包括：存储器装置(325)，其包含：感测电路(329)，其耦合到存储器单元(111-1、111-N、311)的阵列(100)，其中所述感测电路(329)经配置以确定所述阵列(100)的存储器单元(111-1、111-N、311)的状态(224-1、224-2)是否处于与相应数据状态(337-1、337-P、347-1、347-P)相关联的邻近状态分布(203-1、203-2)之间的谷值(201)中；及熵译码电路(341)，其耦合到所述感测电路(329)，其中所述熵译码电路(341)经配置以将所述数据状态(337-1、337-P、347-1、347-P)熵译码为指示所述存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)及所述存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)是否处于所述谷值(201)中的可变长度代码；及控制器(327)，其耦合到所述存储器装置(325)，所述控制器(327)包含：熵解码电路(345)，其经配置以从所述可变长度代码对所述数据状态(337-1、337-P、347-1、347-P)进行解码；及错误校正电路(353)，其经配置以基于所述存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)是否处于所述谷值(201)中而针对所述数据状态(337-1、337-P、347-1、347-P)执行错误校正。
附图说明
图1图解说明根据本发明的若干个实施例的非易失性存储器阵列的一部分的示意图。
图2图解说明根据本发明的若干个实施例的与相应数据状态相关联的邻近状态分布及邻近状态分布之间的谷值的图式。
图3图解说明根据本发明的若干个实施例而操作的存储器设备的框图。
图4图解说明根据本发明的若干个实施例的使经熵编码数据单位与数据状态相关的压缩表。
图5图解说明根据本发明的若干个实施例的对应于各种数据状态的各种经熵编码数据单位的发射及存储于各种存储器单元上的状态是否处于谷值中及/或处于状态分布的外部分内的表格表示。
图6是图解说明根据本发明的若干个实施例的根据包含至少一种方法的各种方法的码字错误率(CWER)对比原始位错误率(RBER)的曲线图。
具体实施方式
存储器装置可包含错误校正电路(例如，实施错误校正代码(ECC))以在感测存储器单元的数据状态中针对错误进行校正。某种错误校正电路可借助软数据较有效地操作。硬数据为仅对应于存储器单元的数据状态的数据。举例来说，2位存储器单元可编程为四个数据状态中的一者，其中每一数据状态对应于硬数据00、01、10或11中的一者。相比来说，与存储器单元相关联的软数据可指示表示存储器单元被编程为的目标状态的状态(例如，阈值电压(Vt))在状态分布(例如，Vt分布)内的位置。另外，与存储器单元相关联的软数据可指示存储器单元的状态是否对应于存储器单元被编程为的目标状态的概率。然而，连同硬数据一起传送软数据可降低带宽。
本发明包含与处于邻近数据状态之间的谷值中的存储器单元状态有关的设备及方法。若干种方法可包含确定存储器单元的状态是否处于与相应数据状态相关联的邻近状态分布之间的谷值中。所述方法可包含发射指示存储器单元的数据状态及存储器单元的状态是否处于谷值中的信号。
尽管本文中主要论述的实例集中于使用电荷存储状态作为数据状态且使用存储于存储器单元上的电荷作为存储器单元的存储状态，但本发明还可藉助使用存储器单元的其它物理性质来表示数据状态的实施例而使用。举例来说，其它数据状态可包含但不限于电阻状态、光学电阻状态等。
在本发明的以下详细说明中，参考形成本文一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可做出过程、电及/或结构改变，而不背离本发明的范围。如本文中所使用，特定来说关于图式中的元件符号的标号“N”、“M”及“P”指示可包含如此标示的若干个特定特征。如本文中所使用，“若干个”特定事物可指代此类事物中的一或多者(例如，若干个存储器装置可指代一或多个存储器装置)。
本文中的各图遵循其中第一个数字或前几个数字对应于图式的图编号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，在图1中111-1可指代元件“11”，且在图3中可将类似元件指代为311。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对标度打算图解说明本发明的某些实施例且不应视为限制意义。
图1图解说明根据本发明的若干个实施例的非易失性存储器阵列的一部分的示意图。图1的实施例图解说明NAND架构非易失性存储器阵列。然而，本文中所描述的实施例并不限于此实例。如图1中所展示，存储器阵列100包含存取线(例如，字线105-1、…、105-N)及交叉数据线(例如，局部位线107-1、107-2、107-3、…、107-M)。为了便于在数字环境中寻址，字线105-1、…、105-N的数目及局部位线107-1、107-2、107-3、…、107-M的数目可为2的某一次幂(例如，256个字线乘4,096个位线)。
存储器阵列100包含NAND串109-1、109-2、109-3、…、109-M。每一NAND串包含各自以通信方式耦合到相应字线105-1、…、105-N的非易失性存储器单元111-1、…、111-N。每一NAND串(及其组成存储器单元)还与局部位线107-1、107-2、107-3、…、107-M相关联。每一NAND串109-1、109-2、109-3、…、109-M的存储器单元111-1、…、111-N在源极选择栅极(SGS)(例如，场效应晶体管(FET)113)与漏极选择栅极(SGD)(例如，FET 119)之间从源极串联耦合到漏极。每一源极选择栅极113经配置以响应于源极选择线117上的信号而将相应NAND串选择性地耦合到共用源极123，而每一漏极选择栅极119经配置以响应于漏极选择线115上的信号而将相应NAND串选择性地耦合到相应位线。
如图1中所图解说明的实施例中所展示，源极选择栅极113的源极耦合到共用源极线123。源极选择栅极113的漏极耦合到对应NAND串109-1的存储器单元111-1的源极。漏极选择栅极119的漏极在漏极触点121-1处耦合到对应NAND串109-1的位线107-1。漏极选择栅极119的源极耦合到对应NAND串109-1的最后一个存储器单元111-N(例如，浮动栅极晶体管)的漏极。
在若干个实施例中，非易失性存储器单元111-1、…、111-N的构造包含源极、漏极、浮动栅极或其它电荷存储结构及控制栅极。存储器单元111-1、…、111-N具有分别耦合到字线105-1、…、105-N的其控制栅极。NOR阵列架构将类似地布局，除存储器单元串将并联耦合于选择栅极之间以外。此外，NOR架构可提供对阵列中的存储器单元的随机存取(例如，感测)(例如，与正如NAND架构的基于页的存取截然相反)。
耦合到选定字线(例如，105-1、…、105-N)的若干个单元(例如，子组或所有单元)可作为群组一起编程及/或感测(例如，读取)。一起编程及/或感测的若干个单元可对应于数据页。与感测操作相关联，一起耦合到特定字线且编程为相应电荷存储状态的若干个单元可称作目标页。编程操作(例如，写入操作)可包含将若干个程序脉冲(例如，16V到20V)施加到选定字线以便使耦合到所述选定存取线的选定单元的阈值电压(Vt)增加到对应于目标电荷存储状态的所要程序电压电平。
感测操作(例如读取或程序验证操作)可包含感测耦合到选定单元的位线的电压及/或电流改变以便确定所述选定单元的电荷存储状态。感测操作可包含给位线预充电且在选定单元开始导电时感测放电。下文描述了两种不同类型的感测操作(例如，使用斜升感测信号对比使用多个离散感测信号的那些感测操作)。
感测选定单元的状态可包含将斜升感测信号(例如，-2V到+3V)提供到选定字线，同时将信号(例如，例如4.5V的传递电压)提供到耦合到串的未选定单元的字线以足以将所述未选定单元置于导电状态中而不管存储于未选定单元上的电荷如何。或者，感测选定单元的状态可包含将离散感测电压(例如，-.05V、0.5V及2V)施加到选定字线，且因此施加到选定单元的控制栅极。对应于正被读取及/或验证的选定单元的位线可经感测以确定所述选定单元是否响应于施加到所述选定字线的特定感测信号而导电。举例来说，选定单元的电荷存储状态可由在其处位线电流达到与特定状态相关联的特定参考电流的位线电压来确定。
图2图解说明根据本发明的若干个实施例的与相应数据状态相关联的邻近状态分布203-1、203-2及在邻近状态分布之间的谷值201的图式。x轴(具有从0到80的标记)表示存储器单元的状态的无单位量值。y轴(具有从0到0.14的标记)表示编程为特定状态的存储器单元的百分比。邻近状态分布203-1、203-2表示存储器单元的统计分布及两个数据状态中的每一者的其相关联状态。也就是说，第一状态分布203-1对应于第一数据状态且第二状态分布203-2对应于第二数据状态。
如所图解说明，每一状态分布203-1、203-2在其中心附近具有峰值(举例来说，在每一数据状态的目标状态处)且在峰值的任一侧下降。处于邻近状态分布之间的是其中对应于不同状态分布203-1、203-2的状态重叠的谷值201。因此，在不知晓更多的情况下，存储(举例来说)介于33与40之间的状态的存储器单元可具有与状态分布203-1、203-1中的任一者相关联的目标状态。知晓特定存储器单元的状态(例如，状态224-1或状态224-2)的精确值可帮助错误校正电路确定哪一数据状态是用于存储器单元的目标。然而，如本文中所描述，提供此细节层次的传送数据单位可形成跨越接口的显著吞吐量损失。因此，本发明的若干个实施例提供所述状态是否处于谷值201中(例如，不具有指示状态的较具体量值的数据，例如可由软数据提供)连同表示存储器单元的数据状态的硬数据的指示。
如本文中更详细地描述，存储器单元的状态是否处于谷值201中的此指示可经由对针对存储器单元输出的那些单位进行的熵译码方案而被指示。举例来说，除其它实例，数据单位的经熵编码数目的长度可指示所述状态是否处于谷值201中或经熵编码数据单位的特定组合可指示所述状态是否处于谷值201中。
在一些实施例中，存储器单元的状态是否处于谷值201中的指示可包括额外单位(例如，旗标)。所述额外单位可发射为包括直接对应于存储器单元的数据状态的多个数据单位的信号的部分。直接对应于存储器单元的数据状态的所述多个数据单位可包括硬数据。
关于状态分布中的一者203-1，可关于状态224-1是否处于分布203-1的外部分内(例如，在距峰值的任一侧的特定距离处)做出确定(例如，通过感测电路)。举例来说，分布203-1的外部分可包含与峰值的两个标准偏差外侧的那些状态，然而实施例并不受限于此。感测电路可经配置以确定状态是否处于分布的外部分内且经配置以发射状态是否处于分布的外部分内的指示。状态是否处于分布的外部分内的指示可类似于状态处于谷值201内的指示，如本文中所描述。举例来说，所述指示可发射到熵译码电路。外部分的边界可为用于感测电路的可编程选项。外部分的边界的实例可包含与峰值的各种数目个标准偏差、各种范围的状态量值及与邻近分布重叠的各种百分比以及其它。关于图2中所图解说明的分布203-1，峰值的右侧上的外部分可(举例来说)定义为包含状态224-1的右边的那些状态。
图3图解说明根据本发明的若干个实施例操作的存储器设备的框图。根据一些实施例，举例来说，存储器设备可为存储器装置325、控制器327或存储器装置325及控制器327的组合。尽管未具体图解说明，但控制器327可包含若干个处理器及/或专用集成电路(ASIC)以提供存储器控制功能性。控制器327及/或其各种组件可在与存储器装置325相同的裸片上，可在与存储器装置325不同的裸片上，但在同一模块中或可在包含存储器装置325及控制器327两者的存储器系统(例如，固态驱动器)中。存储器装置325可包含若干个存储器单元311(例如，在图1中所图解说明的存储器阵列中，例如存储器阵列100)。
存储器装置325可包含感测电路329(例如，用以通过行解码器及/或列解码器来接收及解码地址信号以存取包含存储器单元311的存储器阵列)。在一些实施例中，感测电路可包含模/数转换器(ADC)。斜升感测信号可(例如，经由斜升感测信号产生器)输出到ADC且(例如，经由行解码器)输出到若干个存储器单元311。在若干个实施例中，斜升感测信号可在时间周期内随着从开始量值到停止量值的线性斜率在量值上增加。开始及停止量值可经选择以囊括给定阵列中的存储器单元311可编程为的状态的范围(例如，-2V到+3V)。以此方式，斜升感测信号可借助单个输入而提供针对选定存储器单元的任何数据状态的感测能力。信号的斜升周期可经选择以借助对存储器单元的状态进行的准确检测来平衡高效感测速度。当充足的电流流动穿过相关联感测线(例如，足以使感测放大器跳闸)时，可锁存接收来自斜升感测信号的输入的ADC的输出的值(例如，锁存于锁存器331中)。
ADC可在斜升感测信号改变期间的时间周期内类似于计数器起作用。ADC可经配置以输出表示存储器单元的状态的值，所述值具有数目比表示存储器单元311的数据状态的数据单位的数目大的单位。举例来说，ADC可经配置以针对经配置以存储对应于三个单位(或另一数目个单位)的状态的特定存储器单元311输出七个单位(例如，位)。因此，来自ADC的输出可表示与只由数据状态表示相比对存储器单元的状态的更具体测量。如本文中所描述，例如，对应于数据状态的三个单位包括硬数据，而剩余四个单位可包括软数据。
软数据对错误校正电路353帮助确定是否从存储器单元311感测到正确数据状态来说可为宝贵的。然而，针对每个存储器单元传送七个单位与针对每一存储器单元仅传送三个硬数据单位相比可为显著吞吐量损失(在存储三个数据单位的存储器单元的实例性案例中)。因此，根据本发明的若干个实施例，额外软数据单位并不跨越接口343传送。而是，可关于以下内容做出确定：存储器单元的状态(例如，如由ADC的输出所表示)是否处于与相应数据状态相关联的邻近状态分布之间的谷值中及/或存储器单元的状态是否处于与存储器单元的数据状态相关联的状态分布的外部分内。
ADC可经配置以输出表示存储器单元的状态的x数目个数据单位(例如，七个数据单位)。然而，感测电路329可经配置以将表示存储器单元的数据状态的数目少于x的数据单位(例如，三个数据单位)输出到熵译码电路341(例如，输出到熵译码电路341)。所述x数目个数据单位可从锁存器331中的每一者输出到层级映射电路333-1、…、333-P以确定存储器单元的数据状态(例如，确定存储器单元编程为哪一层级)。层级映射电路333-1、…、333-P可使x数目个数据单位同与复数个数据状态相关联的多个状态分佈相关。
感测电路329可经配置以基于x数目个数据单位及层级映射电路333-1、…、333-P而提供存储器单元的状态是否处于谷值中及/或存储器单元的状态是否处于状态分布的外部的指示。举例来说，所述x数目个数据单位还可输出到谷值校验电路335-1、…、335-P以确定存储器单元的状态是否处于与相应数据状态相关联的邻近状态分布之间的谷值中及/或存储器单元的状态是否处于与存储器单元的数据状态相关联的状态分布的外部分内。
一般来说，可存在具有处于谷值中的状态及/或具有处于状态分布的外部分内的状态的存储器单元的不均匀分布。也就是说，大多数单元可具有处于状态分布内的状态使得很清楚存储器单元编程为哪一数据状态。针对每一存储器单元311，感测电路329可确定一数据状态(例如，可包括硬数据的层级337-1、…、337-P)且(例如，经由指示339-1、…、339-P)将以下内容指示到熵译码电路341：存储器单元的状态是否处于谷值中及/或存储器单元的状态是否处于状态分布的外部分内。尽管未具体图解说明，但存储器装置325可经配置以(例如，使用低密度奇偶校验编码算法)对数据状态进行编码。
熵译码电路341可提供无损数据压缩方案。举例来说，熵译码电路341可提供霍夫曼译码(Huffman coding)。图4中提供压缩表的实例且图5中提供译码方案到数据的实例性应用。熵译码电路341可利用使数据状态与经熵编码数据单位相关的压缩表。压缩表可包含基于数据状态的每一组合的所估计发生概率以及所述状态是否处于谷值中及/或是否处于状态分布的外部分内而导出的可变长度经熵编码数据单位(例如，代码)。举例来说，假设存在充足数量的数据，那么可存在特定存储器单元编程为可能数据状态中的任一者的相等概率。特定存储器单元具有处于谷值中的状态的概率可相对低(例如，5％)。特定存储器单元具有处于谷值中的状态的概率可随着存储器装置325的寿命(例如，年龄及/或循环)而增加。因此，熵译码电路可响应于存储器单元的状态不处于谷值中而提供较短代码长度且响应于存储器单元的状态处于谷值中而提供较长代码长度。
熵译码电路341可对感测电路329的输出进行编码并经由接口343将经编码输出发射到控制器327。在一些实例中，接口343可为符合开放式NAND快闪接口(ONFI)的接口。感测电路329的经编码输出可包括指示以下内容的信号：存储器单元的数据状态及存储器单元的状态是否处于谷值中及/或所述状态是否处于状态分布的外部分内。在一些实施例中，经编码输出的长度可提供所述状态是否处于谷值中及/或是否处于状态分布的外部分内的指示(例如，如针对相同数据状态由较长代码长度相对于不处于谷值中的状态所指示，如关于图4更详细地描述)。针对特定存储器单元的特定数据状态从熵译码电路341输出的较大数目个数据单位可指示特定存储器单元的状态是处于谷值中。
控制器327可包含可耦合到存储器装置325的接口343的熵解码电路345。熵解码电路可从存储器装置325接收熵译码电路341的输出且对所述输出进行解码。举例来说，熵解码电路345可提供霍夫曼解码。熵解码电路345可(例如，基于缺少跨越可变长度代码的前缀重复，如关于图4更详细地图解说明及描述)确定性地确定包括经熵译码数据状态的可变长度代码的长度。熵解码电路345可从可变长度代码对经熵译码数据状态进行解码且(例如，经由可靠性计算电路351)将所述状态是否处于谷值中及/或是否处于状态分布的外部分内的指示提供到错误校正电路353。在若干个实施例中，可靠性计算电路351自身可提供所述状态是否处于谷值中及/或是否处于状态分布的外部分内的指示，如下文更详细地描述。
熵解码电路345可对表示第一存储器单元的数据状态的第一多个数据单位进行解码且可对表示第二存储器单元的相同数据状态且表示存储器单元的状态处于与相应数据状态相关联的邻近状态分布之间的谷值中及/或所述状态处于与存储器单元的数据状态相关联的状态分布的外部分内的第二多个数据单位(不同数据单位)进行解码。第一多个数据单位指示不处于谷值中及/或不处于状态分布的外部分内的状态。
熵解码电路345可利用使经熵编码数据单位与数据状态相关的解压缩表。在一些实施例中，解压缩表可与本文中所描述的压缩表(例如，关于图4所图解说明及所描述的压缩表)相同，但用于相对于压缩相反的过程中。解压缩表可包含基于数据状态的每一组合的所估计发生概率以及所述状态是否处于谷值中及/或是否处于状态分布的外部分内而导出的可变长度代码。通过使用解压缩表，控制器327可针对每一存储器单元311确定数据状态(例如，可包括硬数据的层级347-1、…、347-P)且(例如，经由指示349-1、…、349-P)将以下内容指示到可靠性计算电路351：存储器单元的状态是否处于谷值中及/或存储器单元的状态是否处于状态分布的外部分内。
控制器327可包含耦合到熵解码电路345的可靠性计算电路351。举例来说，可靠性电路351可为对数似然比(LLR)产生电路。可靠性计算电路351可响应于(例如，从熵解码电路345)发射对应于指示存储器单元的状态处于谷值中及/或处于状态分布的外部分内的数据状态的数据单位而产生用于错误校正电路353的低置信度LLR。可靠性计算电路351可响应于发射对应于指示存储器单元的状态不处于谷值中的数据状态的数据单位而产生用于错误校正电路353的高置信度LLR。
控制器327可包含耦合到可靠性计算电路351的错误校正电路353。举例来说，错误校正电路353可为经配置以使用低密度奇偶校验(LDPC)解码算法来对数据状态进行解码的LDPC解码器。错误校正电路353可经配置以基于存储器单元的状态是否处于谷值中及/或是否处于状态分布的外部分内而对所指示数据状态执行错误校正(例如，以确定所指示数据状态是否正确)。举例来说，错误校正电路353可经配置以使用存储器单元的状态处于谷值中及/或处于状态分布的外部分内的指示作为到信任传播算法的输入。
此最小额外信息(例如，存储器单元的状态处于谷值中及/或处于状态分布的外部分内的指示)可提供对错误校正电路353的显著性能改进。举例来说，错误校正电路353可足以针对1×10-5的码字失败率以8％的ECC额外开销从校正3.3×10-3的原始位错误率改进为校正8.5×10-3的原始位错误率。
尽管未具体图解说明，但控制器327可将状况信息加载到可进一步与输入/输出(I/O)电路传递状况信息的状况寄存器中。I/O电路所接收的命令可由命令寄存器锁存并传送到控制器327以产生内部信号以控制存储器装置325操作。控制器327可耦合到主机及/或在主机内部。
控制器327可对来自主机电路的控制连接所提供的信号进行解码。这些信号可包含用以控制存储器阵列上的操作(包含数据读取、数据写入及数据擦除操作)的芯片信号、写入启用信号及地址锁存信号。控制连接及I/O连接可共同地称作将控制器327耦合到主机电路的主机接口。控制器327可为状态机、定序器、控制电路或某种其它类型的控制器。所属领域的技术人员将了解，可提供额外电路及控制信号，且已减少图3的存储器装置细节以促进图解说明。
图4图解说明根据本发明的若干个实施例的使经熵编码数据单位与数据状态相关的压缩表455。压缩表455可类似于解压缩表，如本文中所描述。第一列“层级”表示存储器单元的数据状态。第二列“接近谷值”表示：状态是否处于谷值中及/或存储器单元的状态是否处于与相应数据状态相关联的邻近状态分布之间的谷值中及/或状态是否处于与存储器单元的数据状态相关联的状态分布的外部分内。第三列“编码”表示对应于数据状态的多个经熵编码数据单位及状态是否处于谷值中及/或是否处于状态分布的外部分内，如在同一相应行中所指示。举例来说，第一行包含对于数据状态0的经熵编码数据单位“[0,0,0,0]”及状态不处于谷值中及/或不处于状态分布的外部分内的指示(例如，“0”)。
压缩表455是针对经配置以存储三个数据单位的存储器单元，其中每一存储器单元编程为八个数据状态中的一者(八层级系统)。关于其中存储器单元的状态处于谷值中及/或处于状态分布的外部分内的实例(1)及其中状态不处于谷值中及/或不处于状态分布的外部分内的实例(0)两者，压缩表包含关于8个数据状态(层级0到7)中的每一者的一条目。针对数据状态的熵编码在状态不处于谷值中及/或不处于状态分布的外部分内时包含较少数据单位，且在状态处于谷值中及/或处于状态分布的外部分内时包含较多经熵编码数据单位。
经熵编码数据单位“[0,0,0]”不用于与不处于谷值中的状态相关联的八个经熵编码数据单位中的任一者，这是因为“0,0,0”为指示状态处于谷值中及/或处于状态分布的外部分内的那些经熵编码数据单位的前缀(例如，“0,0,0”为“[0,0,0,1,1,0,1]”的前缀，“[0,0,0,1,1,0,1]”为在状态处于谷值中时“层级0”的经熵编码数据单位)。因此，在状态不处于谷值中时“层级0”的经熵编码数据单位为“[0,0,0,0]”。此约束可帮助熵解码电路(例如，图3中所图解说明的熵解码电路345)(例如，基于缺少跨越可变长度经熵编码数据单位的前缀重复)确定性地确定包括经熵译码数据状态的可变长度代码的长度。压缩表455中所列示的具体经熵编码数据单位为实例，且可使用其它代码或经熵编码数据单位的组合，如所属领域的技术人员将了解。
压缩表455中所图解说明的经熵编码数据单位可由熵译码电路发射且可表示数据状态及存储器单元的状态是否处于谷值中及/或是否处于状态分布的外部分内两者。在若干个实施例中，熵译码电路可发射指示存储器单元的数据状态及指示存储器单元的状态不处于谷值中及/或不处于状态分布的外部分内所必需的最小若干个数据单位。举例来说，关于压缩表455，用以指示三单位存储器单元的数据状态的最小数目个数据单位为三个数据单位。且在此实例中，针对数据状态1到7，仅三个数据单位足以指示存储器单元的数据状态且足以指示存储器单元的状态不处于谷值中及/或不处于状态分布的外部分内。
针对特定数据状态(例如，数据状态“层级1”)，可响应于所述状态处于谷值中及/或处于状态分布的外部分内(例如，“1”)对应于所述数据状态发射第一多个经熵编码数据单位(例如，“[0,0,0,1,1,0,0]”)。针对相同特定数据状态(例如，数据状态“层级1”)，可响应于所述状态不处于谷值中及/或不处于状态分布的外部分内(例如，“0”)对应于所述数据状态发射第二多个经熵编码数据单位(例如，“[0,1,1]”)。根据压缩表455，与处于谷值中及/或处于状态分布的外部分内的状态(例如，“1”)相关联的多个经熵编码数据单位大于(例如，大至少两个数据单位，举例来说，多于单个旗标位)与不处于谷值中及/或不处于状态分布的外部分内的状态(例如，“0”)相关联的多个经熵编码数据单位。第一多个数据单位及第二多个数据单位两者均可对应于相同数据状态(例如，“层级1”)。
尽管此方案可包含至少两个以上的数据单位以指示状态处于谷值中及/或处于状态分布的外部分内，但总体上此方案可在接口处提供较大吞吐量。不同于将对每一存储器单元进行指示所需要的单旗标位，根据本方案的较长经熵编码数据单位仅在特定存储器单元存储处于谷值中及/或处于状态分布的外部分内的状态时使用，如本文中所描述，此相当不频繁地发生。举例来说，关于采用每存储器单元三个单位的存储器装置，旗标位将强加33％的吞吐量损失。相比来说，假设5％的单元存储处于谷值中及/或处于状态分布的外部分内的状态，那么本发明的若干个实施例可在仅具有9.5％的吞吐量损失的情况下实现相同结果。
图5图解说明根据本发明的若干个实施例的对应于各种数据状态的各种经熵编码数据单位的发射及存储于各种存储器单元上的状态是否处于谷值中及/或是否处于状态分布的外部分内的表格表示557。表格表示557的顶部部分包含编号为0到15的存储器单元的数据状态(例如，“层级”)及指示每一存储器单元的状态是否处于谷值中及/或处于状态分布的外部分内(0＝否；1＝是)。表格表示557的底部部分包含编号为0到7的DQ选通，DQ选通展示如何针对十六个单元中的每一者跨越八单位宽总线发射经熵编码数据单位。对图4的交叉参考展示与表格表示557中所指示的每一数据状态相关联的经熵编码数据单位。举例来说，“单元0”具有“层级7”及“谷值0”的指示，在交叉参考图4时“单元0”与经熵编码数据单位“[0,0,1]”相关联。因此，察看关于“单元(0)”的“DQ[0]”，经熵编码数据单位“0_0_1”图解说明为由“DQ[0]”发射的第一组三个数据单位。如将了解，可针对表格表示557中所呈现的存储器单元、数据状态及“谷值”指示做出交叉参考。
尽管在图5中5％以上的存储器单元经指示以存储处于谷值中及/或处于状态分布的外部分内的状态，但此是出于图解说明目的而非为指示来自存储器装置的实际数据样本而完成。表格表示557图解说明可取决于特定存储器单元的状态是否指示为处于谷值中及/或处于状态分布的外部分内而发射不同数目个经熵编码数据单位以指示相同数据状态，如本文中所描述。此外，不同数目个经熵编码数据单位的发射及接收两者均可由于如本文中所描述的熵编码方案的性质而在不具有特定发射包含多少个经熵编码数据单位的额外指示的情况下发生。
图6是图解说明根据本发明的若干个实施例的根据包含至少一种方法的各种方法的码字错误率(CWER)对比原始位错误率(RBER)的曲线图。CWER及RBER轴上的散列标记指示所述曲线图为双对数曲线图(使用对数标度)。此曲线图将硬读取以及硬输入到ECC的码字失败率(例如，根据一些先前方法的第一曲线662)与具有存储器单元的状态处于谷值中及/或处于状态分布的外部分内的指示的码字失败率(例如，根据本发明的若干个实施例，经由在第二曲线664处所图解说明的一个软读取)进行比较。第一曲线662为硬读取/硬输入到ECC的码字失败率。第二曲线664为具有存储器单元的状态处于谷值中及/或处于状态分布的外部分内的指示的码字失败率。水平线660为1×10-5码字错误率。硬读取可支持1×10-5的码字失败率以及3.3×10-3的RBER，而在具有存储器单元的状态处于谷值中及/或处于状态分布的外部分内的指示的情况下，可支持8.5×10-3的RBER。
结论
本发明包含与处于邻近数据状态之间的谷值中的存储器单元状态有关的设备及方法。若干种方法可包含确定存储器单元的状态是否处于与相应数据状态相关联的邻近状态分布之间的谷值中。所述方法可包含发射指示存储器单元的数据状态及存储器单元的状态是否处于谷值中的信号。
尽管本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的具体实施例。本发明打算涵盖本发明的一或多个实施例的修改或变化形式。应理解，已以说明性方式而非限定性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此类权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明之目的，将某些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必需使用比明确陈述于每一权利要求中更多的特征的意图。而是，如以上权利要求书反映：发明性标的物在于少于单一所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方案中，其中每一权利要求独立地作为单独实施例。

Claims (15)

1.一种方法，其包括：
感测存储器单元(111-1、111-N、311)以：
确定所述存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)；及
确定所述存储器单元(111-1、111-N、311)的状态(224-1、224-2)是否相对于与所述数据状态(337-1、337-P、347-1、347-P)相关联的状态分布(203-1、203-2)及与邻近数据状态(337-1、337-P、347-1、347-P)相关联的状态分布(203-1、203-2)处于谷值(201)中；及
将所述数据状态(337-1、337-P、347-1、347-P)熵译码为可变长度代码，所述可变长度代码响应于所述状态(224-1、224-2)不处于所述谷值(201)中具有较短代码长度且响应于所述状态(224-1、224-2)处于所述谷值(201)中具有较长代码长度。
2.根据权利要求1所述的方法，其中所述方法包含：
经由符合开放式NAND快闪接口ONFI的接口(343)而发射所述经熵译码数据状态；及
经由从所述ONFI接口(343)接收所述发射的熵解码器(345)而确定性地确定包括所述经熵译码数据状态的所述可变长度代码的长度。
3.根据权利要求1所述的方法，其中所述方法包含对所述经熵译码数据状态进行解码且将所述状态(224-1、224-2)是否处于所述谷值(201)中的指示(339-1、339-P、349-1、349-P)提供到错误校正电路(353)。
4.根据权利要求3所述的方法，其中所述指示(339-1、339-P、349-1、349-P)包括高置信度或低置信度对数似然比。
5.根据权利要求3所述的方法，其中所述方法包含借助所述错误校正电路(353)来执行低密度奇偶校验。
6.一种设备，其包括：
熵解码电路(345)，其经配置以：
对表示第一存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)的第一多个数据单位进行解码；
对表示第二存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)的第二多个数据单位进行解码，其中所述第二多个数据单位包括数目比所述第一多个数据单位大的数据单位；
发射所述第一存储器单元(111-1、111-N、311)的所述数据状态(337-1、337-P、347-1、347-P)及所述第一存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)不处于与相应数据状态(337-1、337-P、347-1、347-P)相关联的邻近状态分布(203-1、203-2)之间的谷值(201)中的第一指示(339-1、339-P、349-1、349-P)；及
发射所述第二存储器单元(111-1、111-N、311)的所述数据状态(337-1、337-P、347-1、347-P)及所述第二存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)处于所述谷值(201)中的第二指示(339-1、339-P、349-1、349-P)。
7.根据权利要求6所述的设备，其中所述设备进一步包含耦合到所述熵解码电路(345)的可靠性计算电路(351)，其中所述可靠性计算电路(351)经配置以从所述熵解码电路(345)接收所述第一指示及所述第二指示(339-1、339-P、349-1、349-P)。
8.根据权利要求7所述的设备，其中所述可靠性计算电路(351)经配置以响应于所述第二存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)处于所述谷值(201)中的所述第二指示(339-1、339-P、349-1、349-P)而发射低置信度信号。
9.根据权利要求8所述的设备，其中所述设备进一步包含耦合到所述可靠性计算电路(351)的错误校正电路(353)，其中所述错误校正电路(353)经配置以使用所述第二存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)处于所述谷值(201)中的所述第二指示(339-1、339-P、349-1、349-P)作为到信任传播算法的输入。
10.根据权利要求8所述的设备，其中所述错误校正电路(353)包括低密度奇偶校验解码器。
11.根据权利要求7所述的设备，其中所述可靠性计算电路(351)经配置以响应于所述第一存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)不处于所述谷值(201)中的所述第一指示(339-1、339-P、349-1、349-P)而产生高置信度信号。
12.根据权利要求7到11中任一权利要求所述的设备，其中所述熵解码电路(345)进一步经配置以从接口(343)接收所述第一多个数据单位及所述第二多个数据单位，其中所述第一多个数据单位及所述第二多个数据单位包括经熵编码数据单位；且
其中所述设备存储使所述第一多个经熵编码数据单位及所述第二多个经熵编码数据单位与所述数据状态(337-1、337-P、347-1、347-P)相关的解压缩表(455)。
13.一种设备，其包括：
存储器装置(325)，其包含：
感测电路(329)，其耦合到存储器单元(111-1、111-N、311)的阵列(100)，其中所述感测电路(329)经配置以确定所述阵列(100)的存储器单元(111-1、111-N、311)的状态(224-1、224-2)是否处于与相应数据状态(337-1、337-P、347-1、347-P)相关联的邻近状态分布(203-1、203-2)之间的谷值(201)中；及
熵译码电路(341)，其耦合到所述感测电路(329)，其中所述熵译码电路(341)经配置以将所述数据状态(337-1、337-P、347-1、347-P)熵译码为指示所述存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)及所述存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)是否处于所述谷值(201)中的可变长度代码；及
控制器(327)，其耦合到所述存储器装置(325)，所述控制器(327)包含：
熵解码电路(345)，其经配置以从所述可变长度代码对所述数据状态(337-1、337-P、347-1、347-P)进行解码；及
错误校正电路(353)，其经配置以基于所述存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)是否处于所述谷值(201)中而针对所述数据状态(337-1、337-P、347-1、347-P)执行错误校正。
14.根据权利要求13所述的设备，其中所述熵译码电路(341)经配置以将所述数据状态(337-1、337-P、347-1、347-P)熵译码为所述可变长度代码，所述可变长度代码响应于所述状态(224-1、224-2)不处于所述谷值(201)中具有较短代码长度且响应于所述状态(224-1、224-2)处于所述谷值(201)中具有较长代码长度。
15.根据权利要求13到14中任一权利要求所述的设备，其中所述熵译码电路(341)经配置以：
响应于所述存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)处于谷值(201)中而发射表示所述存储器单元(111-1、111-N、311)的数据状态(337-1、337-P、347-1、347-P)的第一多个数据单位；及
响应于所述存储器单元(111-1、111-N、311)的所述状态(224-1、224-2)不处于谷值(201)中而发射表示所述存储器单元(111-1、111-N、311)的所述数据状态(337-1、337-P、347-1、347-P)的第二多个数据单位，其中所述第二多个数据单位包含比所述第一多个数据单位多的数据单位。
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