TW202343455A - 一種記憶體裝置、記憶體系統及操作方法 - Google Patents

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Abstract

公開一種記憶體裝置、記憶體系統及操作方法。該裝置包含具有多個存儲塊的記憶體陣列，及耦接在該陣列的控制電路。該電路被配置為：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；確定第一平均值和第一參考值的差值；基於差值判斷是否對存儲塊中底部虛設單元編程，使第一平均值達到第一閾值；第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；多個字元線中，邊緣字元線為與源極線相鄰的至少一個字元線，非邊緣字元線為除邊緣字元線之外的字元線；選定的非邊緣字元線與邊緣字元線不相鄰。

Description

一種記憶體裝置、記憶體系統及操作方法
本發明涉及記憶體技術領域，尤其涉及一種記憶體裝置、記憶體系統及操作方法。
非揮發性記憶體已經廣泛應用於各個領域的電子器件中。快閃記憶體是可以被電擦除並重新編程的使用最為廣泛的非揮發性記憶體之一，快閃記憶體可以包括NOR和NAND兩種架構的記憶體，其中，對快閃記憶體中的每一個存儲單元的閾值電壓改變為需要的準位以實現各種操作，如讀取、編程和擦除。在對快閃記憶體操作時，可以按照塊級別執行擦除操作，可以按照頁級別執行編程操作，可以按照存儲單元級別執行讀取操作。目前，平面結構的NAND快閃記憶體已經應用廣泛，為了進一步地提高快閃記憶體的存儲容量，降低每比特的存儲成本，提出了三維（3D）NAND記憶體，其結構包括襯底；位於襯底上的堆疊結構；貫穿堆疊結構的若干通道孔；位於通道孔中的存儲結構，存儲結構包括位於通道孔側壁表面上的電荷存儲層和位於電荷存儲層側壁表面上的溝道層，每一個溝道孔中的存儲結構與每一個控制柵相交的位置對應一個存儲單元。在該種結構下的3D NAND，對某一通道孔的某一層存儲單元執行編程時，存在對其他通道孔的其他層的存儲單元帶來熱載流子注入（HCI，Hot Carrier Injection）類型的編程干擾。
有鑑於此，本發明的主要目的在於提供一種記憶體裝置、記憶體系統及操作方法，以減小3D NAND執行編程時HCI類型的編程干擾。
為達到上述目的，本發明的技術方案是這樣實現的：
第一方面，本發明提供一種記憶體裝置，包含記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；
及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路；
其中，所述控制電路被配置為：
確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；
確定所述第一平均值和第一參考值之間差值；
基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。
第二方面，本發明還提供一種對記憶體裝置進行編程的方法，所述記憶體裝置包含記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、對各存儲單元及底部虛設單元，其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；所述操作方法包括：
確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；
確定所述第一平均值和第一參考值之間差值；
基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。
協力廠商面，本發明實施例還提供一種記憶體系統，包括記憶體裝置，所述記憶體裝置記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路；其中，所述控制電路被配置為：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；確定所述第一平均值和第一參考值之間差值；基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰；以及
耦接到所述記憶體裝置的記憶體控制器，所述記憶體控制器被配置為控制所述記憶體裝置。
本發明實施例提供一種記憶體裝置、記憶體系統及操作方法。其中，所述記憶體裝置，包含記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路；其中，所述控制電路被配置為：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；確定所述第一平均值和第一參考值之間差值；基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。本發明實施例提供的記憶體裝置、系統及操作方法，透過將記憶體裝置中耦接在底部虛設字元線的底部虛設單元的閾值電壓與一個參考值進行比較，以此判斷是否需要將記憶體裝置中耦接在底部虛設字元線的底部虛設單元的閾值電壓編程到一個目標值（也即第一閾值），在該目標值（也即第一閾值）下，將相鄰的邊緣字元線（比如，字元線WL1）與非邊緣字元線（比如，字元線WL2）之間的電位差降低，以此減少非邊緣字元線（比如，字元線WL3）編程期間邊緣字元線（比如，字元線WL1）上的HCI類型干擾，進而降低對讀取窗口裕度的影響。
以下參照圖式更詳細地描述本發明的各個實施例。可以透過不同地配置或佈置本發明中的元件和特徵以形成可作為任何所公開的實施例的變形的其它實施例。因此，本發明不限於在本文中闡述的實施例。相反，提供所描述的實施例以使得本發明是徹底和完整的，並且將本發明的範圍充分傳達給本發明所屬技術領域的技術人員。應當注意的是，對「實施例」、「另一實施例」等的引用不一定表示僅一個實施例，並且對任何這樣的短語的不同引用不一定針對相同的實施例。應當理解的是，儘管在本文中可以使用術語「第一」、「第二」、「第三」等來標識各種元件，但是這些元件不受這些術語的限制。這些術語用於將一個元件與另一個具有相同或者相似名稱的元件區分開。因此，在不脫離本發明的精神和範圍的情況下，在一個實施例中的第一元件在另一實施例中也可以稱為第二或三元件。
圖式不一定按照比例繪製，並且在某些情況下，可以放大比例以清楚地示出實施例的特徵。當元件稱為連接或聯接至另一個元件時，應該理解的是，前者可以直接連接或聯接後者，或者可以經由二者之間的一個或多個中間元件電性連接或電聯接至後者。此外，還應當理解的是，當元件被稱為在兩元件「之間」時，該元件可以是兩個元件之間唯一元件，或者也可以存在一個或多個中間元件。
在本文中所使用術語僅出於描述特定實施例的目的，並且不旨在限制本發明。如本文中所使用的單數形式旨在包括複數形式，除非上下文另外明確指出。除非另外說明或者從上下文可以清楚地理解為單數形式，否者在本發明和所附專利申請範圍中使用的冠詞「一」和/或「一個」統稱應該解釋為表示「一個或多個」。應當進一步理解的是，本發明中使用的術語「包括」、「包括有」、「包含」和「包含有」指定存在所述元件並且不排除存在或附加一個或更多其它元件。本發明所使用的術語「和/或」包括一個或者多個相關聯的所列專案的任意和所有組合。除非另外定義，否則本發明使用的包括技術和科學技術的所有術語具有與本發明所屬領域的普通技術人員鑒於本發明而通常理解的相同含義。應當進一步理解的是，除非本發明明確定義，否則諸如在常用詞典中定義的屬於應解釋為具有與其在本發明和相關技術的環境中的含義一致的含義，而不應以理想化或過於形式化的方式解釋。
在以下描述中，闡述了許多具體細節以提供對本發明的透徹理解，可以在沒有某些或者所有這些具體細節的情況下實踐本發明。在其它情況下，沒有詳細描述公知的處理結構和/或處理，以免不必要地模糊本發明。還應當理解的是，在某些情況下，除非另外特別之處，否則對相關領域的技術人員顯而易見的是，關於一個實施例描述的特徵或元件可以被單獨使用或者與另一實施例的其它特徵或元件組合使用。在下文中，參考圖式詳細描述本發明的各個實施例。以下描述集中在細節上以促進對本發明的實施例的理解。可能省略了眾所周知的技術細節，以免模糊本發明的特徵和方面。
下面結合圖式及具體實施例對本發明作進一步詳細的說明。
圖1為本發明實施例提供的一個NAND串的結構示意圖；圖2為圖1所示NAND串的等效電路圖。在NAND結構的快閃記憶體系統中，多個電晶體串聯佈置並且被夾在兩個選擇閘極（源極閘極和汲極閘極）之間，串聯的電晶體和兩個選擇閘極被稱之為NAND串。如圖1和圖2所示的NAND串包括頂部選擇閘極SGD（在汲極側）、底部選擇閘極SGS（在源極側），以及夾在二者之間的頂部虛設電晶體SGDT、四個電晶體101-104和底部預設電晶體SGST。其中，頂部選擇閘極SGD透過位元線接觸部將NAND串連接到位元線；透過向頂部選擇閘極線SGDL施加合適的電壓而對頂部選擇閘極SGD進行控制。底部選擇閘極SGS將NAND串連接到源極線；透過向底部選擇閘極線SGSL施加合適的電壓而對底部選擇閘極SGS進行控制。頂部虛設電晶體SGDT、四個電晶體101-104和底部預設電晶體SGST中的每個電晶體包含有控制閘極和浮置閘極，比如，頂部虛設電晶體SGDT包括控制閘極CGDT和浮置閘極FGDT；電晶體101包含控制閘極101CG1和浮置閘極101FG1；電晶體102包含控制閘極102CG2和浮置閘極102FG2；電晶體103包含控制閘極103CG3和浮置閘極103FG3；電晶體104包含控制閘極104CG4和浮置閘極104FG4；底部虛設電晶體SGST包括控制閘極CGST和浮置閘極FGST。控制閘極CGST與底部虛設字元線BDWL連接；控制閘極101CG1-控制閘極104CG4分別與字元線WL0-WL3連接；控制閘極CGDT與頂部虛設字元線TSWL連接。
需要說明的是，圖1和圖2僅是實例性的示出NAND串中用於讀寫操作的四個存儲單元（電晶體101-104）及用於讀寫測試的兩個虛設存儲單元（頂部虛設電晶體SGDT和底部預設電晶體SGST）。在實際應用中，NAND串可以包含8個、16個、32個、64個、128個存儲單元等等，也就是說，NAND串中的存儲單元或者虛設存儲單元的個數不限制本發明的範圍。此外，使用NAND結構的快閃記憶體系統的典型結構包含多個NAND串。每個NAND串透過由底部選擇閘極線SGSL控制的底部選擇閘極SGS連接到源極線，透過由頂部選擇閘極線SGDL控制的頂部選擇閘極SGD連接到相應的位元線。每個位元線和經由位元線接觸部連接到該位元線的相應的NAND串（單個或多個）形成存儲單元的陣列中的列。位元線被多個NAND串共用。典型的，位元線在垂直於字元線的方向上在NAND串頂部延伸，連接到一個或多個感測放大器。應該理解的是，本發明僅是利用圖1和圖2中的結構實例性的說明NAND串結構，在實際應用中，捕獲電荷層並不一定是浮置閘極，還可能是捕獲氮化層、非導電電介質材料等等。
在實際應用過程中，記憶體裝置中的記憶體陣列是經由圖1和圖2所示的NAND串經過合理佈局後形成的包含具有多個存儲塊的記憶體陣列，其實例性的結構如圖3所示。記憶體陣列300是一個被分成多個存儲塊BLOCK 1- BLOCK T的記憶體陣列，其中T為正整數，並且一般為較大的數。每個存儲塊包含一組NAND串，該一組NAND串被經由位元線BL 0-BL M-1和一組公共字元線WL 0-WL N-1存取，其中，M、N均是大於1整數。NAND串的一個端子經由頂部選擇閘極SGD（由頂部選擇閘極線SGDL控制）連接至對應的位元線，另一端經由底部選擇閘極SGS（由底部選擇閘極線SGSL控制）連接至源極線。每個存儲塊被分成多個頁面。在一些實施例中，存儲塊是常規的擦除單元，頁面是常規的編程的單位。在另一些實施例中，也可以使用擦除、編程的其他單位。在實例中，圖3示出的記憶體陣列中的存儲單元物理結構不限制本發明的範圍。
在本發明中，圖3示出的記憶體陣列可以以3D QLC結構佈置，需要說明的是，其他的結構佈置不限制本發明的範圍。
對於某一存儲塊的結構，如圖4所示，其示出本發明實施例提供的單存儲塊的三維記憶體陣列的結構示意圖。參考圖4，存儲塊400包含堆疊在襯底（未示出）之上且平行於襯底表面的多個層，圖4示出了四個層上的四個字元線（WL），不妨將其記為WL0至WL3。存儲塊400還佈置有多個與字元線垂直的通孔。一個字元線與一個通孔的交叉點形成一個存儲單元，因此也可以將一個通孔稱之為存儲單元串。本領域技術人員應該理解的是，存儲塊400的字元線的數量和存儲單元串的數量不限於特定的值，比如，存儲塊400可以包括64字元線，64個字元線與一個存儲單元串交叉形成沿著存儲單元串的64個存儲單元。再比如，存儲塊400包括存儲單元串的數量可以是以十萬、百萬甚至更大的數量級計算，一個字元線上包括其與例如幾百萬個存儲單元串交叉而形成的幾百萬個存儲單元。存儲塊400中的存儲單元可以是單級存儲單元或者多級存儲單元，其中，單級存儲單元可以是能夠存儲1個比特（bit）的單級單元（SLC）；多級存儲單元可以是能夠存儲2個bit的多級單元（MLC），能夠存儲3個bit的三級單元（TLC），能夠存儲4個bit的四級單元（QLC），能夠存儲5個bit的五級單元（PLC）。如圖4所示，存儲塊400還包括位元線（BL）、位元線選擇器（BLS，也可以稱之為頂部選擇閘極線SGDL）、源極線（SL）、源極選擇器（SLS，也可稱之為底部選擇閘極線SGSL），這些電路線和字元線（WL）一起可以實現對存儲塊400中任何存儲單元的定址。
圖5A至圖5E描繪了對應於圖4的三維（3D）NAND結構的一部分的頂視圖、剖面圖等。圖5A為本發明實施例提供的描繪圖4中三維（3D）NAND結構的一部分的頂視圖。需要說明的是，圖5A中的多個圓圈表示豎直列，每一個豎直列包括多個選擇電晶體（也稱之為選擇閘極或選取閘極）和多個存儲單元。在一個實施方案中，每個豎直列實現一個NAND串，例如，圖5A描繪了豎直列501、502、503和504，其中，豎直列501實現NAND串501A。豎直列502實現NAND串502A。豎直列503實現NAND串503A。豎直列503實現NAND串503A。應該理解的是，圖5A僅展示了存儲塊400頂視的一部分，因此存儲塊400應該具有比圖5A展示的更多的豎直列。圖5A還描繪了一組位元線505。圖5A僅示出了二十四個位元線，因為僅示出了該存儲塊400的一部分。應該理解的是，應該具有多於二十四個位元線連接到該存儲塊400的豎直列。表示豎直列的每個圓圈都有一個「x」以指示其與一個位元線連接，例如，位元線5051連接到豎直列501、502、503和504。圖5A中描繪的存儲塊還包括一組局部互連506、507、508、509和510，該組局部互連將各個層連接到在豎直列下方的源極線。局部互連506、507、508、509和510還用於將存儲塊400的每個層分為四個區域，例如，圖5A中描繪的頂層被分為區域511、512、513和514，這些區域被稱為指狀部。在實現存儲單元的存儲塊的層中，這四個區域被稱為字元線指狀部，它們被局部互連分開。在一個實施方案中，在存儲塊的公共級上的字元線指狀部連接在一起以形成單一字元線。在另一個實施方案中，在同一級上的字元線指狀部不連接在一起。在一個示例性實施方式中，位元線僅連接到區域511、512、513和514中的每個中的一個豎直列。在該實施方式中，每個存儲塊具有十六行活動列，並且每個位元線連接到每個存儲塊中的四個行。在一個實施方案中，連接到公共位元線的所有四個行都連接到同一字元線（經由連接在一起的在同一級上的不同字元線指狀部）；因此，記憶體系統使用源極選擇線和汲極選擇線來選擇四個行中要進行記憶體操作（編程、驗證、讀取和/或擦除）的一個（或另一個子集）。
需要說明的是，儘管圖5A示出了在一個存儲塊中每個區域具有四行豎直列，四個區域就有十六行豎直列，但是這些確切數位是示例性實施方式。其它實施方案可以包括每一塊更多或更少的區域、每一區域更多行或更少行的豎直列、以及每一塊更多行或更少行的豎直列。此外， 圖5A還示出了豎直列是交錯的。在其它實施方案中，可以使用不同交錯模式。在一些實施方案中，豎直列不交錯。
圖5B示出了沿圖5A的線AA的剖視圖。該剖視圖切穿豎直列502和與豎直列502相鄰的豎直列515以及區域512 （具體參見圖5A）。圖5B示出存儲塊400包括：四個汲極側選擇層SGD0、SGD1、SGD2和SGD3；四個源極側選擇層SGS0、SGS1、SGS2和SGS3；六個虛設字元線層TSWL0、TSWL1、BDWL0、BDWL1、WLDL、WLDU；以及128個資料字元線層WL0至WL127，這些資料字元線層用於連接到資料存儲單元。其它實施方案可實現多於或少於四個汲極側選擇層、多於或少於四個源極側選擇層、多於或少於六個虛設字元線層，以及多於或少於128個字元線層。豎直列502和515被描繪為突出穿過汲極側選擇層、源極側選擇層、虛設字元線層以及字元線層。在一個實施方案中，每個豎直列都包括豎直NAND串。例如，豎直列502包括NAND串502A。在豎直列和下面列出的層之下的是襯底、襯底上設置有絕緣膜以及源極線SL。豎直列502的NAND串在堆疊的底部處具有源極端並且在堆疊的頂部處具有汲極端。與圖5G一致，圖5B示出了經由連接器516連接到位元線5051的豎直列502。還描繪了局部互連507和508。
為了便於引用，汲極側選擇層SGD0、SGD1、SGD2和SGD3；源極側選擇層SGS0、SGS1、SGS2和SGS3；虛設字元線層TSWL0、TSWL1、BDWL0、BDWL1、WLDL、WLDU；以及字元線層WL0至WL127被統稱為導電層。在一個實施方案中，導電層可以是由TiN和鎢的組合製成。在其它實施方案中，也可以使用其它材料形成導電層，諸如摻雜的多晶矽、金屬（諸如鎢或金屬矽化物）。在一些實施方案中，不同導電層可以由不同材料形成。在導電層之間的是介電層DL0至DL145。例如，介電層DL104在字元線層WL94上方並且在字元線層WL95下方。在一個實施方案中，介電層可以由SiO2製成。在其它實施方案中，可以使用其它介電材料形成介電層。
其中，非揮發性存儲單元沿豎直列形成，該豎直列延伸穿過堆疊中的交替的導電層和介電層。在一個實施方案中，存儲單元佈置在NAND串中。字元線層WL0至WL127連接到存儲單元（也可以稱之為字元線層WL0至WL127耦接到存儲單元，這些資料器單元也可以稱之為資料存儲單元）。虛設字元線層TSWL0、TSWL1、BDWL0、BDWL1、WLDL、WLDU連接到虛設存儲單元。虛設存儲單元不存儲主機資料並且沒有資格存儲主機資料（從主機提供的資料，諸如來自主機使用者的資料），而資料存儲單元有資格存儲主機資料。在一些實施方案中，資料存儲單元和虛設存儲單元可具有相同結構。虛設字元線連接到虛設存儲單元。汲極側選擇層SGD0、SGD1、SGD2和SGD3用於將NAND串與位元線電性連接和斷開。源極側選擇層SGS0、SGS1、SGS2和SGS3用於將NAND串與源極線SL電性連接和斷開。
圖5B還示出了接合區域。在一個實施方案中，蝕刻與介電層混合的128個字元線層是昂貴和/或具有挑戰性的。為了減輕這種負擔，一個實施方案包括鋪設與介電層交替的64個字元線層的第一堆疊，鋪設接合區域，以及鋪設與介電層交替的64個字元線層的第二堆疊。接合區域定位在第一堆疊與第二堆疊之間。接合區域用於將第一堆疊連接到第二堆疊。在圖5B中，第一堆疊可以被標記為字元線的下集；第二堆疊可以被標記為字元線的上集。在一個實施方案中，接合區域可以由與字元線層相同的材料製成。在一個示例性具體實施組中，多條字元線（控制線）可以包括交替的字元線層和介電層的第一堆疊、交替的字元線層和介電層的第二堆疊，以及第一堆疊與第二堆疊之間的接合區域，如圖5B所示。
圖5C描繪了圖5B中部分的存儲塊的導電層的邏輯表示，比如，具有SGD0、SGD1、SGD2、SGD3、SGS0、SGS1、SGS2、SGS3、TSWL0、TSWL1、BDWL0、BDWL1以及WL0至WL127字元線的邏輯表示。根據上面關於圖5A的描述，在一個實施方案中，局部互連506、507、508、509和510將導電層分成四個區域/指狀部（或存儲子塊），例如，字元線層WL126被劃分成區域517、518、519和520。對於具有WL0至WL95個字元線層，區域被稱為字元線指狀部，因此，字元線層WL94被局部互連506、507、508、509和510劃分成字元線指狀部517、518、519和520。在實際使用過程中，區域517是一個字元線層上的一個字元線指狀部。在一個實施方案中，在同一級上的四個字元線指狀部連接在一起。在另一個實施方案中，每個字元線指狀部作為單獨的字元線操作。汲極側選擇閘極層SGD0（頂層）也被劃分成區域511、512、513和514，也可以稱為指狀部或選擇線指狀部。在一個實施方案中，在同一級上的四個選擇線指狀部連接在一起。在另一個實施方案中，每個選擇線指狀部作為單獨的字元線操作。
圖5D描繪了包括豎直列502（記憶體孔）的一部分的圖5B的區域521的剖視圖。在一個實施方案中，豎直列是圓形的；然而，在其它實施方案中，可使用其它形狀。在一個實施方案中，豎直列502可以包括由諸如SiO 2的電介質製成的內芯層522。也可以使用其它材料。包圍內芯層522的是多晶矽溝道523。也可以使用除了多晶矽之外的材料。應該注意的是，溝道523連接到位元線和源極線。包圍溝道523的是隧穿電介質524。在一個實施方案中，隧穿電介質524具有ONO結構。包圍隧穿電介質524的是電荷捕集層525，諸如氮化矽。也可以使用其它記憶體材料和結構。本文所述的技術不限於任何特定材料或結構。
圖5D描繪了介電層DL139、DL138、DL137、DL136和DL135，以及字元線WL127、WL126、WL125、WL124和WL123。字元線層中的每個字元線層包括由氧化鋁層526包圍的字元線區域527，氧化鋁層由阻擋氧化物層528包圍。字元線層與豎直列的物理相互作用形成存儲單元。因此，在一個實施方案中，存儲單元包括溝道523、隧穿電介質524、電荷捕集層525、阻擋氧化物層528、氧化鋁層526以及字元線區域527。例如，字元線層WL127和豎直列502的一部分構成存儲單元MC1。字元線層WL126和豎直列502的一部分構成存儲單元MC2。字元線層WL125和豎直列502的一部分構成存儲單元MC3。字元線層WL124和豎直列502的一部分構成存儲單元MC4。字元線層WL123和豎直列502的一部分構成存儲單元MC5。在其它架構中，存儲單元可具有不同結構；然而，存儲單元仍將是資料存儲單元。
當對存儲單元進行編程時，電子存儲在與存儲單元相關聯的電荷捕集層525的一部分中。回應於字元線區域527上的適當電壓，這些電子透過隧穿電介質524從溝道523被吸引到電荷捕集層525中。存儲單元的閾值電壓（V th）與所存儲的電荷量成比例地增大。在一個實施方案中，透過電子的福勒-諾得海姆（Fowler-Nordheim）隧穿到電荷捕集層中來實現編程。在擦除操作期間，電子返回到溝道或空穴被注入到電荷捕集層中以與電子重組。在一個實施方案中，使用經由諸如閘極感應的汲極洩漏（GIDL）的物理機制的空穴注入到電荷捕集層中來實現擦除。
圖5E是圖4至圖5D中描繪的記憶體的一部分的示意圖。圖5E示出了跨整個塊延伸的物理字元線WL0至WL127。圖5E的結構對應於圖5A至圖5D的存儲塊400的一部分，包括一組位元線505。在該存儲塊內，每個位元線連接到四個NAND串。汲極側選擇線SGD0、SGD1、SGD2和SGD3用於確定四個NAND串中的哪一個連接到相關聯的一個或多個位元線。源極側選擇線SGS0、SGS1、SGS2和SGS3用於確定四個NAND串中的哪一個連接到公共源極線。還可以考慮將該塊劃分成四個存儲子塊B0、B1、B2和B3。存儲子塊B0對應於由SGD0和SGS0控制的豎直NAND串，存儲子塊B1對應於由SGD1和SGS1控制的豎直NAND串，存儲子塊B2對應於由SGD2和SGS2控制的豎直NAND串，並且存儲子塊B3對應於由SGD3和SGS3控制的豎直NAND串。
需要說明的是，圖4至圖5E的示例性記憶體系統是包括具有電荷捕集材料的豎直NAND串的三維記憶體結構，但是其它（2D和3D）記憶體結構也可與本文所述的技術一起使用。
返回基於圖3所示的記憶體陣列，圖6示出本發明實施例提供的基於圖3所示的記憶體陣列形成的用於並行地對記憶體陣列的頁面（或其他單位）進行讀取和/或編程的讀寫電路的記憶體系統60的結構示意圖。
如圖6所示，記憶體系統60包括記憶體裝置601以及記憶體控制器602，其中，記憶體裝置601包括記憶體陣列300（二維或三維）和週邊電路，所述週邊電路包括：控制電路6011、讀/寫電路6012A和6012B、行解碼器6013A和6013B以及列解碼器6014A和6014B。在一些實施例中，在記憶體陣列300的相對側上以對稱的方式實現各種週邊電路對記憶體陣列300的存取，以使在每側上的存取先和電路的密度減少一半。讀/寫電路6012A和6012B包括多個感測塊SB，用於對記憶體陣列300的頁面並行地進行讀取或者編程。記憶體陣列300可透過字元線經由行解碼器6013A和6013B以及位元線經由列解碼器6014A和6014B定址。在一些實施例中，記憶體陣列300、控制電路6011、讀/寫電路6012A和6012B、行解碼器6013A和6013B以及列解碼器6014A和6014B可以被製造在晶片上，其中圖6中間的虛線框也可以代表晶片。外部訊號和資料經由訊號線603在主機和記憶體控制器602之間傳送，並且透過訊號線604在記憶體控制器602和晶片之間傳送。
控制電路6011被配置為與讀/寫電路6012A和6012B協作以對記憶體陣列300執行存儲操作。控制電路6011包括狀態機、片上位址解碼器和功率控制模組，其中，狀態機被配置為提供存儲操作的晶片級控制；片上位址解碼器被配置為在主機或記憶體系統的控制器使用的位址到行解碼器6013A和6013B以及列解碼器6014A和6014B使用的硬體位址之間提供位址介面。功率控制模組被配置為在每次記憶體控制器控制執行一些操作時提供給字元線和位元線的功率和電壓。
上面討論的記憶體系統中的記憶體陣列可以被擦除、編程和讀取。在成功編程過程（具有驗證）結束時，在適當時，被編程的存儲單元的閾值電壓應當在用於經編程的存儲單元的閾值電壓的一個或者多個分佈內或者在經擦除的存儲單元的閾值電壓的分佈內。
儘管上面詳細介紹了週邊電路與記憶體陣列300之間的關係，在另一些實施例中，週邊電路和記憶體陣列還可以以下面圖7的結構示出。圖7示出了根據本發明的一些方面的包括記憶體陣列和週邊電路的示例性記憶體裝置的塊圖。
圖7示出了一些示例性週邊電路，週邊電路包括頁緩衝器704、列解碼器706、行解碼器708、電壓發生器710、控制邏輯單元712、寄存器714、輸入/輸出（input/output，I/O）電路716。應當理解，在一些示例中，還可以包括圖7中未示出的附加週邊電路。
頁緩衝器704可以經由位元線連接到存儲單元陣列300，並且被配置為根據來自控制邏輯單元712的控制訊號從記憶體陣列300讀取資料以及向記憶體陣列300編程（寫入）資料。在一個示例中，頁緩衝器704可以存儲要被編程到記憶體陣列300的一個存儲頁中的一頁編程資料（寫入資料）。在另一示例中，頁緩衝器704可以感測來自位元線的訊號，以驗證資料已經被正確地編程到耦接到選定字元線718的目標存儲單元中。在又一示例中，在讀取操作中，頁緩衝器704還可以感測來自位元線的表示存儲在存儲單元中的資料位元的低功率訊號，並且將小電壓擺幅放大到可識別的邏輯準位。列解碼器706可以被配置為由控制邏輯單元712控制，以及透過施加從電壓發生器710產生的位元線電壓來選擇一個或多個NAND記憶體串。
行解碼器708可以經由字元線連接到記憶體陣列300，並且可以基於行位址來選擇字元線。行解碼器708可以被配置為由控制邏輯單元712根據控制訊號來控制，以及選擇/取消選擇記憶體陣列300的存儲塊並且選擇/取消選擇存儲塊的選定行。行解碼器708還可以被配置為將從電壓發生器710產生的字元線電壓提供給字元線。在一些實施方式中，行解碼器708還可以將從電壓發生器710產生的SSG電壓和DSG電壓提供給驅動SSG線315和DSG線313。
電壓發生器710可以被配置為由控制邏輯單元712控制，並且產生提供給記憶體陣列300的各種電壓，例如字元線電壓（例如，讀取電壓、編程電壓、通過電壓、驗證電壓等）、SSG電壓（選擇/取消選擇電壓）、DSG電壓（選擇/取消選擇電壓）、位元線電壓和源極線電壓等。
控制邏輯單元712可以耦接到上文描述的每個週邊電路，並且被配置為控制各個週邊電路的操作。寄存器714可以耦接到控制邏輯單元712，並且包括狀態寄存器、命令寄存器和位址寄存器，以用於存儲用於控制每個週邊電路的操作的狀態資訊、命令操作碼和命令位址。控制邏輯單元712可以由微處理器、微控制器（又名微控制器單元（MCU））、數位訊號處理器（DSP）、專用積體電路（ASIC）、現場可編程閘陣列（FPGA）、可編程邏輯裝置（PLD）、狀態機、門控邏輯單元、分立硬體電路或者它們的組合，以及被配置為執行以下詳細描述的各種功能或的其他合適的硬體、韌體和/或軟體來實現。
輸入/輸出電路716可以耦接到控制邏輯單元712，並且充當控制緩衝器以緩衝從記憶體記憶體控制器602接收的控制命令並且並將其中繼到控制邏輯單元712，以及緩衝從控制邏輯單元712接收的狀態資訊並且將其中繼到記憶體控制器。輸入/輸出電路716還可以耦接到列解碼器706，並且充當資料登錄/輸出介面和資料緩衝器，以緩衝資料並且將其中繼到記憶體陣列300或從記憶體陣列300中繼或緩衝資料。
需要說明的是，圖6和圖7從不同角度對週邊電路與記憶體陣列進行了描述，其中，圖6中的控制電路與圖7中的控制邏輯單元僅是在不同角度描述下的不同名稱而已，二者作用相同。可以理解為相同的結構。
圖8是閾值電壓與存儲單元數量的曲線圖，並且示出了當每個存儲單元存儲四位元資料時記憶體陣列的示例性閾值電壓分佈。然而，其它實施方案可以使用每一存儲單元其它資料容量，比如前述的存儲1bit資料的SLC、存儲2bit資料的MLC、存儲3bit資料的TLC、存儲5bit資料的PLC等。存儲多於一位元資料的存儲單元被稱為多級單元MLC。圖8示出了16個閾值電壓分佈，其對應16個閾值電壓分佈：E（也可以稱之為L0）、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14、L15，閾值電壓依次升高。同樣的，閾值電壓分佈E對應於擦除數據狀態；閾值電壓分佈L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14、L15對應於編程資料狀態，對於資料狀態N，該資料狀態N具有比資料狀態N-1更高的閾值電壓和比資料狀態N+1更低的閾值電壓。在一些實施例中，QLC類型的存儲單元存儲四位元資料，具體的，被擦除的存儲單元可以存儲資料1111，被編程到L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14、L15資料狀態的存儲單元可以依次存儲資料1110、1101、1100、1011、1010、1001、1000、0111、0110、0101、0100、0011、0010、0001、0000。對於資料狀態N，該資料狀態N具有比資料狀態N-1更高的閾值電壓和比資料狀態N+1更低的閾值電壓。第一閾值電壓分佈對應於資料狀態L0表示被擦除的存儲單元。其它15個閾值電壓分佈對應於資料狀態L1至L15表示被編程的存儲單元，並且因此也稱為編程資料狀態。在一些實施方案中，資料狀態L1-L15可重疊，其中記憶體控制器602依賴錯誤校正來識別正在存儲的正確資料。圖8還示出了15個讀取參考電壓Vr1、Vr2、Vr3、Vr4、Vr5、Vr6、Vr7、Vr8、Vr9、Vr10、Vr11、Vr12、Vr13、Vr14、Vr15，用於從存儲單元讀取資料，具體讀取過程可以為：測試，如執行感測操，給定存儲單元的閾值電壓是高於還是低於15個讀取參考電壓，記憶體系統可以確定存儲單元所處於的資料狀態。
圖8還示出了15個驗證參考電壓Vv1、Vv2、Vv3、Vv4、Vv5、Vv6、Vv7、Vv8、Vv9、Vv10、Vv11、Vv12、Vv13、Vv14和Vv15，這些驗證參考電壓也可稱之為驗證目標電壓。當將存儲單元編程為資料狀態L1時，記憶體系統將測試這些存儲單元是否具有大於或等於Vv1的閾值電壓。當將存儲單元編程為資料狀態L2時，記憶體系統將測試存儲單元是否具有大於或等於Vv2的閾值電壓。當將存儲單元編程為資料狀態L3時，記憶體系統將確定存儲單元是否具有大於或等於Vv3的閾值電壓。當將存儲單元編程為資料狀態L4時，系統將測試這些存儲單元是否具有大於或等於Vv4的閾值電壓。當將存儲單元編程為資料狀態L5時，記憶體系統將測試這些存儲單元是否具有大於或等於Vv5的閾值電壓。當將存儲單元編程為資料狀態L6時，記憶體系統將測試這些存儲單元是否具有大於或等於Vv6的閾值電壓。當將存儲單元編程為資料狀態L7時，記憶體系統將測試這些存儲單元是否具有大於或等於Vv7的閾值電壓，其餘的資料狀態依次驗證是否具有大於或等於Vv8、Vv9、Vv10、Vv11、Vv12、Vv13、Vv14和Vv15，來確定其是否被編程為L8、L9、L10、L11、L12、L13、L14、L15。在被稱為全序列編程的一個實施方案中，存儲單元可從擦除的資料狀態L0直接編程到編程資料狀態L1-S15中的任一種。例如，可首先擦除要被編程的存儲單元的群體，使得該群體中的所有存儲單元處於擦除數據狀態L0。然後，使用編程過程來將存儲單元直接編程到資料狀態L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14、L15之一中。例如，雖然一些存儲單元正在從資料狀態L0編程到資料狀態L1，但其它存儲單元正在從資料狀態L0編程到資料狀態L2和/或從資料狀態L0編程到資料狀態L3，以此類推。圖8的箭頭表示全序列編程。除全序列編程之外，本文所述的技術還可與其它類型的編程一起使用，包括但不限於多級編程/多相編程。
圖8的每個閾值電壓分佈（資料狀態）對應於存儲在存儲單元中的一組資料位元的預定值。編程到存儲單元中的資料與存儲單元的閾值電壓準位之間的具體關係取決於存儲單元採用的資料編碼方案。在一個實施方案中，使用格雷碼分配將資料值分配到閾值電壓範圍，使得如果記憶體的閾值電壓錯誤地移位元到其相鄰物理狀態，那麼將僅影響一個位。
一般來講，在驗證操作和讀取操作期間，將選定的字元線連接到電壓，該電壓為參考訊號，該電壓的準位針對每個讀取操作（如，參見圖8的讀取參考電壓）或驗證操作（如，參見圖8的驗證參考電壓）指定，以便確定相關存儲單元的閾值電壓是否已達到這個準位。在施加字元線該電壓之後，測量存儲單元的傳導電流以確定該存儲單元是否回應於施加到字元線的該電壓而接通（是否有傳導電流，並測量傳導電流的大小）。如果傳導電流被測量為大於特定值，那麼假設存儲單元被接通並且施加到字元線的電壓大於存儲單元的閾值電壓。如果傳導電流未測量為大於特定值，那麼假設存儲單元未接通並且施加到字元線的電壓不大於存儲單元的閾值電壓。在讀取或驗證過程期間，未選定的存儲單元在其控制閘極處被提供有一個或多個通過電壓，也可以稱之為旁路電壓，使得這些存儲單元將作為透過閘極操作，不管這些存儲單元是被編程還是被擦除都傳導電流。
有許多方法來測量讀取或驗證操作期間存儲單元的傳導電流。在一個示例中，以存儲單元對感測放大器中的專用電容器放電或充電的速率來測量該存儲單元的傳導電流。在另一個示例中，選定的存儲單元的傳導電流允許（或不允許）包括存儲單元的NAND串對對應位元線放電，在某時間段之後測量位元線上的電壓，以查看其是否已經放電。應該注意的是，本文所述的技術可以與本領域中已知的用於驗證/讀取的不同方法一起使用。也可以使用本領域中已知的其它讀取和驗證技術。
圖9是描述由記憶體裝置601執行的用於編程的過程的一個實施方案的流程圖。在一個示例性實施方案中，圖9的過程在狀態機的指引下使用上面討論的控制電路在記憶體裝置601上執行。執行圖9的過程以實現圖8的全序列編程或包括多級編程的其它編程方案。當實施多級編程時，圖8的過程用於實施多級編程過程的任何/每個階段。
通常，在編程操作期間將編程訊號Vpgm（也稱之為編程電壓、編程脈衝）作為一系列編程電壓脈衝施加到控制閘極（經由選定的字元線施加），如圖10所示。在編程脈衝之間的是一組驗證脈衝以執行驗證。在一些實施例中，Vpgm的幅值隨每個連續脈衝而增大預定的步長大小，例如，所述預定的步長大小的範圍可以在0.2v至0.5v中選擇。在圖9的步驟901中，將編程電壓（Vpgm）初始化為起始幅值，如，起始幅值約12V至16V中的任一準位，或另一個合適的準位，並且將由狀態機維持的編程計數器PC初始化為1。在步驟902中，將Vpgm的編程脈衝施加到選定的字元線（選定的字元線為被選擇用於編程的字元線）。在一個實施方案中，被同時編程的一組存儲單元全部都連接到同一字元線（該字元線為選定的字元線）。未選定的字元線接收一個或多個升壓電壓（或者稱之為通過電壓），如，約7伏至11，以執行本領域中已知的升壓方案。在一個實施方案中，如果存儲單元應進行編程，則對應位元線接地。另一方面，如果存儲單元應保持在其當前閾值電壓，則對應位元線連接到Vdd，例如，1V至3.5V，以抑制編程。在步驟902中，將編程電壓脈衝同時地施加到連接到選定的字元線的所有存儲單元，使得同時地對連接到選定的字元線的所有存儲單元進行編程。也就是說，它們在同一時間上或在重疊時間期間（兩者都被視為是同時的）進行編程。以此方式，除非已經將它們鎖定以阻止進行編程，否則連接到選定的字元線的所有存儲單元將同時地具有其閾值電壓變化。
在步驟903中，使用一組適當驗證參考電壓以執行一個或多個驗證操作來驗證適當存儲單元。在一個實施方案中，透過測試被選擇用於編程的存儲單元的閾值電壓是否已達到適當驗證參考電壓來執行驗證過程。
在步驟904中，確定是否所有存儲單元都已達到其第一閾值（通過）。若是如此，那麼編程過程完成並是成功的，因為所有選擇的存儲單元都被編程並驗證了其目標狀態。在步驟905中，報告「通過」（或成功）狀態。如果在步驟904中確定不是所有存儲單元都已達到其第一閾值（失敗），那麼編程過程將繼續到步驟906。
在步驟906中，該系統對尚未達到其相應的第一閾值分佈的存儲單元的數量進行計數。即，該系統對目前為止驗證過程已失敗的存儲單元的數量進行計數。該計數可以由狀態機、記憶體控制器602或其它邏輯部件來完成。在一個具體實施中，感測塊中的每個感測塊將存儲其相應存儲單元的狀態（通過/失敗）。在一個實施方案中，存在一個總計數，其反映了最後一個驗證步驟已失敗的當前正在編程的存儲單元的總數。在另一個實施方案中，為每個資料狀態保留單獨計數。
在步驟907中，確定來自步驟906的計數是否小於或等於預定的極限。在一個實施方案中，預定的極限是在存儲單元的頁面的讀取過程期間可透過改錯碼（ECC）校正的位的數量。如果失敗單元的數量小於或等於預定的極限，則編程過程可以停止並且在步驟905中報告「通過」狀態。在這種情況下，足夠的存儲單元被正確地編程，使得可以在讀取過程期間使用ECC來校正尚未完全地編程的剩餘幾個存儲單元。在一些實施方案中，步驟906將針對每個磁區、每個目標資料狀態或其它單元計數失敗單元的數量，並且在步驟907中將這些計數單獨地或共同地與一個或多個閾值進行比較。
在一個實施方案中，預定的極限可以小於在讀取過程期間可由ECC校正的位的總數以考慮到未來錯誤。當對頁面的少於所有的存儲單元進行編程、或比較僅一個資料狀態（或少於所有的狀態）的計數時，預定的極限就可以是在存儲單元的頁面的讀取過程期間ECC可校正的位的數量的一部分（按比例或不按比例）。在一些實施方案中，該極限不是預定的。相反，它基於已經為頁面計數的錯誤數量、所執行的編程擦除週期數量或其它標準來改變。
如果失敗的存儲單元的數量不小於預定的極限，則編程過程在步驟908處繼續並對照編程極限值（PL）檢查編程計數器PC。編程極限值，比如包括6、20和30等等；然而，可以使用其它值。如果編程計數器PC不小於編程極限值PL，則認為編程過程已失敗並且在步驟910中報告「失敗」狀態。如果編程計數器PC小於編程極限值PL，則過程在步驟909處繼續，在此期間，編程計數器PC遞增1，並且編程電壓Vpgm被步進到下一幅值。例如，下一脈衝將具有比前一脈衝大一個步長大小的幅值，例如，0.1伏至0.4伏的步長大小。在步驟909之後，過程迴圈回到步驟902，並且另一個編程脈衝被施加到選定的字元線，使得執行圖9的編程過程的另一個反覆運算（步驟902至909）。
由於在編程或讀取時可能發生錯誤，並且在存儲資料時可能發生錯誤（例如，由於電子漂移、資料保留問題或其它現象），因此糾錯與資料編程一起使用。記憶體系統通常使用改錯碼（ECC）來保護資料免於損壞。許多ECC編碼方案是本領域熟知的。這些常規的改錯碼在包括快閃記憶體（和其它非揮發性）記憶體的大量存放區中尤其有用，因為此類編碼方案可提供對製造產率和設備可靠性的實質影響，使得具有幾個不可編程或有缺陷的單元的設備成為可用的。當然，在產率節省和提供附加存儲單元以存儲代碼位元（即，編碼「速率」）的成本之間存在權衡。因此，一些ECC代碼比其它ECC代碼更適合快閃記憶體記憶體設備。一般來講，快閃記憶體記憶體設備的ECC代碼往往具有比資料通信應用中使用的代碼（其可具有低至1/2的編碼速率）更高的編碼速率（即，更低的代碼位元/資料位元比率）。通常與快閃記憶體記憶體存儲裝置結合使用的熟知的ECC代碼的示例包括裡德-所羅門碼、其它BCH碼、漢明碼等。有時，與快閃記憶體記憶體存儲裝置結合使用的改錯碼是「系統的」，因為最終碼字的資料部分與被編碼的實際資料沒有變化，其中代碼或同位檢查位元附加到資料位元以形成完整的碼字。
給定改錯碼的特定參數包括代碼的類型、從中匯出碼字的實際資料的塊的大小以及編碼之後碼字的總長度。例如，如果使用至少60個ECC或同位檢查位元，則應用於512位元組（4096位元）資料磁區的典型BCH碼可校正最多四個錯誤位元。裡德-所羅門碼是BCH碼的子集，並且也通常用於糾錯。例如，典型的裡德-所羅門碼可使用約72個ECC位在512位元組資料磁區中校正最多四個錯誤。在快閃記憶體記憶體的情況下，糾錯編碼提供了製造產率以及快閃記憶體記憶體隨時間推移的可靠性的顯著改進。
在一些實施方案中，記憶體控制器602接收要存儲在非揮發性記憶體中的主機資料（也稱為使用者資料或來自記憶體系統外部的實體的資料），也稱為資訊位。資訊位由矩陣i＝[1  0]表示（需注意，兩個位僅用於示例目的，並且許多實施方案具有長於兩個位的碼字）。糾錯編碼過程（諸如上文或下文提到的任何過程）由記憶體控制器602的ECC引擎實施，其中同位檢查位元被添加到資訊位以提供由矩陣或碼字v＝[1  0  1  0]表示的資料，指示兩個同位檢查位元已經附加到資料位元。可使用以更複雜方式將輸入資料映射到輸出資料的其它技術。例如，可使用低密度同位（LDPC）碼，也稱為Gallager碼。在實施過程中，此類LDPC碼通常應用於（例如，透過ECC引擎）跨多個記憶元件編碼的多個頁面，但它們不需要跨多個頁面應用。可透過將一個或多個存儲單元編程到對應於v的一個或多個編程狀態來將資料位元映射到邏輯頁面並且存儲在記憶體陣列中。
在一個實施方案中，編程用於將存儲單元的閾值電壓升高到編程資料狀態L1至L15中的一者。擦除用於將存儲單元的閾值電壓降低到擦除數據狀態L0。
擦除一些記憶體設備中的存儲單元的一種技術是將p阱（或其它類型的）基板偏置到高電壓以對NAND溝道充電。將擦除使能電壓施加到存儲單元的控制閘極，同時使NAND溝道處於高電壓，以擦除非揮發性記憶元件（存儲單元）。擦除存儲單元的另一種方法是產生閘極感應的汲極洩漏（GIDL）電流以對NAND串溝道充電。將擦除使能電壓施加到存儲單元的控制閘極，同時保持串溝道電勢以擦除存儲單元。
在一個實施方案中，透過在選擇電晶體處汲極到閘極之間的電壓差引起帶間遂穿（Band to Band Tunneling）效應，產生電子-空穴對，以產生柵誘導汲極洩漏（GIDL，Gate Induced Drain Leakage）電流。在一個實施方案中，GIDL電流可導致一種類型的載流子（例如，空穴）主要移動到NAND溝道中，從而升高溝道的電勢。透過電場在位元線的方向上或在源極線的方向上從溝道中提取另一類型的載流子，例如電子。在擦除期間，空穴可從溝道隧穿到存儲單元的電荷存儲區，並且與其中的電子重組，以降低存儲單元的閾值電壓。
其中，GIDL電流可在NAND串的任一端產生，比如，連接到位元線的選擇電晶體（例如，汲極側選擇電晶體）的兩個端子之間電壓差可以產生第一GIDL電流；再比如，連接到源極線的選擇電晶體（例如，源極側選擇電晶體）的兩個端子之間電壓差可以產生第二GIDL電流。基於NAND串的僅一端處的GIDL電流進行擦除稱為單側GIDL擦除。基於NAND串的兩端的GIDL電流進行擦除稱為兩側GIDL擦除。需要說明的是，對選定的字元線進行編程時，施加在選定的字元線的電壓（施加編程電壓Vpgm）與施加在未選定的字元線、頂部虛設字元線、底部虛設字元線的電壓（施加通過電壓Vpass）是不同，一般情況下，Vpgm不小於Vpass。
經研究發現，在3D記憶體裝置中，由於相鄰字元線可能施加不同的電壓或處於不同的編程狀態，而由此造成的相鄰字元線的電位差會產生了由低電位字元線向高電位字元線注入的熱載流子，使得耦接到高電位字元線的存儲單元的閾值電壓升高，這種現象稱之為熱載流子注入效應。
前述的這種熱載流子注入的現象，比如在某一具有128個字元線層的3D NAND（字元線編號從下自上依次為字元線WL 0、WL 1、WL 2、……、WL N-1，N為不小於1的整數）中，對耦接到字元線WL3至WL127的存儲單元編程期間，在字元線WL2和字元線WL1之間尤為明顯。在這種熱載流子注入效應的影響下，耦接到字元線WL1的存儲單元在擦除態對應的閾值電壓將朝著正方向漂移（一般擦除態對應的閾值電壓為負值），從而耦接到字元線WL1的存儲單元對應的第一個可讀分佈將會受到影響。
需要說明的是，所說的第一個可讀分佈可以是指耦接到字元線WL1的存儲單元處於擦除態對應的閾值電壓分佈與處於第一個編程資料狀態對應的閾值電壓分佈之間能夠用來讀取處於擦除態的存儲單元上資料的電壓區間，這個電壓區間也可以稱之為E0，如圖8中所示的，在QLC類型的存儲單元中，資料狀態L0對應的閾值電壓分佈的下尾翼與電壓Vr1之間的電壓區間即為第一個可讀分佈E0。本領域技術人員應該知道的是，對於QLC類型的存儲單元，每兩個相鄰資料狀態之間存在兩個可讀分佈，前一個可讀分佈用於讀取處於前一個資料狀態的存儲單元上的資料，後一個可讀分佈用於讀取處於後一個資料狀態的存儲單元上的資料，比如，資料狀態L0和資料狀態L1之間的可讀分佈包含E0和E1，其中，E0也即前述的第一個可讀分佈；E1為電壓Vr1與資料狀態L1對應的閾值電壓分佈上尾翼之間的電壓區間。在一些實施例中，對於QLC類型的存儲單元，總共的可讀分佈可以包含：E0、E1、……、E29總共30個可讀分佈，可記做：Esum=E0+E1+……+E29。
上述情況，特別是在耦接到字元線WL1的存儲單元及WL1以上字元線的存儲單元採用QLC時，在對耦接到WL3至WL127的存儲單元編程期間，由於耦接到WL1並處於最低資料狀態（L0）的存儲單元與耦接到WL2並處於最高資料狀態（L15）的存儲單元之間存在電位差而產生從字元線WL2向字元線WL1注入的熱載流子。在熱載流子注入效應的影響下，耦接到字元線WL1並處於最低資料狀態（L0）的存儲單元的閾值電壓朝著正方向漂移，從而使得耦接到字元線WL1並且在非選擇串的存儲單元對應的第一個可讀分佈E0丟失的比較嚴重。
為了解決上述技術問題，如圖11所示，本發明實施例提供一種記憶體裝置601，包含記憶體陣列300，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；
及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路6011；
所述控制電路6011被配置為：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；
確定所述第一平均值和第一參考值之間差值；
基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。
需要說明的是，前述圖式1至7所描述的記憶體裝置僅是為了實例性的說明記憶體裝置中包含的存儲單元串、存儲塊、存儲子塊、字元線、位元線等等之間的部分連接關係以及部分工作原理，並不用於限制本發明，也就是說，本發明實施例中所描述的存儲裝置601可以是圖式1至7描述的結構，也可以是具有類似功能的其他實現的結構。在一些實施例中，所述多個字元線可以均包含在第一堆疊；所述第一堆疊還包含與字元線交替鋪設的介電層，也就是說，第一堆疊可以是字元線與介電層交替鋪設的，在一些實施例中，所述多個字元線所採用的材質可以為前述描述字元線材質的任一種；所述介電層所採用的材質可以為前述描述的介電層所採用的材質的任一種。
在一些實施例中，基於前述描述，由於蝕刻與介電層混合的多個字元線層是昂貴的和/或具有挑戰性的，為了減輕這種負擔，本發明實施例提供的記憶體裝置也可以將所述多個字元線包含在第一堆疊和第二堆疊，並利用接合區域將所述第一堆疊和所述第二堆疊連接，其中，所述接合區域的材質可以與字元線所採用的材質相同。在一些實施例中，在所述第一堆疊中字元線的編號小於在所述第二堆疊中字元線的編號。在一些實施例中，在所述第一堆疊中字元線的編號大於在所述第二堆疊中字元線的編號。
在一些實施例中，本發明實施例提供的記憶體裝置中的所述選定的非邊緣字元線可以在所述第一堆疊或在所述第二堆疊。
在一些實施例中，其中本發明實施例提供的記憶體裝置中的所述記憶體陣列可以為三維NAND記憶體陣列，也可以為其它3D記憶體陣列。
在上述描述的技術方案中，邊緣字元線與非邊緣字元線的劃分不是一成不變的，二者是一個相對的概念，換句話說，對於不同的記憶體裝置601而言，定義的邊緣字元線和非邊緣字元線是不一樣的，具體來說，如何定義邊緣字元線和非邊緣字元線依據記憶體裝置中字元線之間受熱載流子注入影響的嚴重程度（依據E0的丟失情況確定）而定，一種可選的確定方式可以為，受熱載流子注入影響比較嚴重的字元線以及以下的字元線定義為邊緣字元線；受熱載流子注入影響不嚴重的字元線以及以上的字元線定義為非邊緣字元線，比如說，一些記憶體裝置601中定義邊緣字元線包含WL0和WL1（以圖5（B）所示結構的記憶體陣列），那麼此時，非邊緣字元線就包含WL2及以上的字元線。再比如說，一些記憶體裝置601中定義的邊緣字元線包含WL0、 WL1、WL2，那麼此時，非邊緣字元線就包含WL3及以上的字元線。
這裡，所說的未使用過的存儲塊可以是指從未使用過的新的存儲塊，這是因為底部虛設單元在新存儲塊第一次編程前，其對應的閾值電壓已經被設定好了，在後續對該存儲塊進行編程時，底部虛設單元上的閾值電壓一般是不變的，因此，本發明實施例提供記憶體裝置可以針對從未使用過的新存儲塊修改其底部虛設單元上的閾值電壓。底部虛設單元的閾值電壓的第一平均值可以是指底部虛設字元線上的所有底部虛設單元的閾值電壓的平均值，本領域技術人員應該理解的是，在實際應用過程中，在底部虛設字元線上耦接有幾個，幾十個，甚至以萬為單位個底部虛設單元，每一個底部虛設單元上具有自身的閾值電壓，然後將這麼多的底部虛設單元的閾值電壓進行相加，然後在除以底部虛設單元的總個數，即可得到底部虛設單元的閾值電壓的第一平均值。具體參考圖12，圖12中，橫坐標為閾值電壓；縱坐標為底部虛設單元的個數。需要說明的是，存儲單元本質上為前述描述的存儲使用者資料的電晶體；底部虛設單元本質上為前述描述的底部虛設電晶體；頂部虛設單元本質上為前述描述的頂部虛設電晶體。
因此，上述技術方案可以理解為，偵測從未使用過的新存儲塊中包含的耦接到底部虛設字元線上底部虛設單元上的閾值電壓的第一平均值，然後將該第一平均值與第一參考值進行作差比較；然後根據這個差值判斷是否將所述底部虛設單元編程至第一閾值（也即第一閾值），在該第一閾值下，在對耦接到所述多個字元線中選定的非邊緣字元線的存儲單元執行編程時，使得邊緣字元線與相鄰的非邊緣字元線之間的電位差降低了，可以避免HCI類型的編程干擾。
舉例來說，在以圖5（B）所示結構的記憶體陣列為例，在邊緣字元線包含字元線WL0和WL1，非邊緣字元線包含字元線WL2及以上，並且，在耦接到字元線WL1及以上字元線的存儲單元為QLC類型的存儲單元時，按照本發明實施例提供的記憶體裝置，在對耦接到非邊緣字元線WL3及以上任一字元線（選定的非邊緣字元線）的存儲單元執行編程時，可以使得WL2（與邊緣字元線相鄰的非邊緣字元線）與字元線WL1（與非邊緣字元線相鄰的邊緣字元線）在施加Vpass後二者之間的電位差被降低了，從而減少對耦接到字元線WL1未選擇串的存儲單元的第一個讀取分佈E0的影響。
這裡，所說的第一參考值可以選取記憶體裝置中不受操作影響的閾值電壓，其中，所說的操作可以是指編程、讀取、擦除等等任何對記憶體裝置的操作。
作為一種可選的實施方式，所述第一參考值為所述存儲塊中頂部虛設單元的閾值電壓的第二平均值。
需要說明的是，這裡的頂部虛設單元的閾值電壓的第二平均值的計算方式，與前述第一閾值電壓的第一平均值的計算方式相似，這裡不再贅述。
基於此，在一些實施例中，所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，可以包括：
在所述差值小於第二參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值與所述第一參考值之間的差值不小於所述第二參考值；
在所述差值不小於所述第二參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
這裡描述的是，在所述第一參考值為耦接到頂部虛設字元線上的頂部虛設單元上的閾值電壓的平均值，稱之為第二平均值時，在所述差值小於第二參考值時，需要將所述底部虛設單元進行編程，使底部虛設單元的閾值電壓的第一平均值達到第一閾值，而這個第一閾值與第一參考值之間差值不小於所述第二參考值，也就是，將底部虛設單元上的閾值電壓提升，並且與第一參考值之間的差值不小於另一個第二參考值。在所述差值不小於所述第二參考值時，則不需要將所述底部虛設單元編程，使底部虛設單元的閾值電壓的第一平均值達到第一閾值。在一些實施例中，所述第二參考值可以根據實際的記憶體陣列的類型以及採用的晶片的型號而定，比如，所述第二參考值可以是1伏特（V）、0.5V等等。
在實際應用過程中，所述第二平均值為0伏特，也即，第一參考值可以為0伏特（V）。在此情況下，對於所述所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，可以包括：
在所述差值不大於所述第一參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值大於所述第一參考值；
在所述差值大於所述第一參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
需要說明的是，所述第一閾值可以根據實際的記憶體陣列的類型以及採用的晶片的型號而定，比如，所述第一閾值可以為0.5伏特（V）、1V等等，其中，所述第一閾值越高，防止出現HCI類型的編程干擾的幾率越低。應該理解的是，所述第一閾值也是耦接到所述底部虛設字元線上的底部虛設單元上閾值電壓的平均值。
根據上述描述，對於底部虛設單元的設置，可以是在從未使用過的新存儲塊中對耦接到字元線WL0至WLN-1上的存儲單元進行編程前進行，那麼基於此，在一些實施例中，其中，所述控制電路還被配置為：對所述選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時，對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓；所述第一通過電壓小於所述第二通過電壓。
需要說明的是，這裡所述的技術方案是：在對底部虛設單元的閾值電壓的第一平均值達到第一閾值後，再透過對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓，第一通過電壓不大於所述第二通過電壓，以此，進一步的降低邊緣字元線與其相鄰的非邊緣字元線之間存在的電位差，進而減少對耦接至與非邊緣字元線相鄰的邊緣字元線（比如，字元線WL1）的存儲單元的E0的影響。
舉例來說，在以圖5（B）所示結構的記憶體陣列為例，在邊緣字元線包含字元線WL0和WL1，非邊緣字元線包含字元線WL2及以上，並且，在耦接到字元線WL1及以上字元線的存儲單元為QLC類型的存儲單元時，按照本發明實施例提供的記憶體裝置，在對底部虛設單元的閾值電壓編程，使底部虛設單元的閾值電壓的第一平均值達到第一閾值後，再對耦接到非邊緣字元線WL3及以上任一字元線的存儲單元執行編程時，可以在字元線WL0和WL1上施加第一通過電壓；在字元線WL2上施加第二通過電壓，以此，降低字元線WL2與字元線WL1之間的電位差，從而減少對耦接到字元線WL1未選擇串的存儲單元的第一個讀取分佈的影響，具體可參考如圖13所示。
在一些實施例中，所述邊緣字元線中的每一個邊緣字元線上施加的第一通過電壓可以不相同。
比如，前述的邊緣字元線WL0和WL1，在字元線WL0上施加的第一通過電壓與在字元線WL1上施加的第一通過電壓不相同，但其均小於第二通過電壓。也就是說，所述第一通過電壓可以是一組小於所述第二通過電壓的電壓值。在一些實施例中，為了降低邊緣字元線之間的存在的電位差，可以越靠近襯底的邊緣字元線施加的第一通過電壓越小，比如，前述的邊緣字元線WL0和WL1，在字元線WL0上施加的第一通過電壓小於在字元線WL1上施加的第一通過電壓。
在一些實施例中，在所述多個字元線從所述源極線開始編號依次為字元線WL0、WL1、……、WLm、……、WLn、……時，所述控制電路還被配置為：在所述邊緣字元線包含字元線WL0和字元線WL1且所述選定的非邊緣字元線為字元線WLn時，對未選定的非邊緣字元線WL2至字元線WLm施加的所述第二通過電壓；對未選定的非邊緣字元線WLn-4到字元線WLm施加的第三通過電壓，其中，n不小於17；m不大於15。
需要說明的是，上述是為了減少在對耦接到非邊緣字元線WL17及以上字元線的存儲單元編程時，其他非邊緣字元線之間因施加的通過電壓而引起的編程干擾。
在一些實施例中，所述第三通過電壓包含一組不同於所述第一通過電壓、所述第二通過電壓的電壓值。
需要說明的是，所述第三通過電壓可以是一組不同於所述第一通過電壓、所述第二通過電壓的電壓值，也就是，根據具體的記憶體裝置對未選定的非邊緣字元線WLn-4到字元線WLm中的字元線施加不同通過電壓。
在所述記憶體裝為3D NAND記憶體裝置時，為了保證一部分的讀寫速度，在一些實施例中，耦接到所述字元線WL0的存儲單元為單級單元SLC、多級單元MLC及三級單元TLC存儲單元之一；耦接在其餘字元線的存儲單元為四級單元QLC存儲單元。在另一些實施例中，為了保證存儲容量，將耦接到所述多個字元線中的每一個存儲單元設置為多級單元MCL存儲單元、TLC存儲單元、QLC存儲單元、五級單元PLC存儲單元中的一個。這僅是一部分實例性的設置方式，具體如何設置可以按照客戶需求而定。
本發明實施例提供的記憶體裝置，透過將記憶體裝置中耦接在底部虛設字元線的底部虛設單元的閾值電壓與一個參考值進行比較，以此判斷是否需要將記憶體裝置中耦接在底部虛設字元線的底部虛設單元的閾值電壓編程到一個目標值（也即第一閾值），在該目標值（也即第一閾值）下，將相鄰的邊緣字元線（比如，字元線WL1）與非邊緣字元線（比如，字元線WL2）之間的電位差降低，以此減少非邊緣字元線（比如，字元線WL3）編程期間邊緣字元線（比如，字元線WL1）上的HCI類型干擾，進而降低對讀取窗口裕度的影響。
與前述相同的發明構思，如圖14所示，本發明還提供一種對記憶體裝置的操作方法，所述記憶體裝置包含記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、對各存儲單元及底部虛設單元，其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；所述操作方法包括：
S1401：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；
S1402：確定所述第一平均值和第一參考值之間差值；
S1403：基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；
其中，所述第一閾值用於使在對選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。
在一些實施例中，所述第一參考值為所述存儲塊中頂部虛設單元的閾值電壓的第二平均值。
在一些實施例中，其中，所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，包括：
在所述差值小於第二參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值與所述第一參考值之間的差值不小於所述第二參考值；
在所述差值不小於所述第二參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
在一些實施例中，其中，所述第二平均值為0伏特。
在一些實施例中，所述所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，包括：
在所述差值不大於所述第一參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值大於所述第一參考值；
在所述差值大於所述第一參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
在一些實施例中，所述操作方法還包括：
對所述選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時，對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓；所述第一通過電壓小於所述第二通過電壓。
在一些實施例中，在所述多個字元線從所述源極線開始編號依次為字元線WL0、WL1、……、WLm、……、WLn、……時，所述操作方法還包括：在所述邊緣字元線包含字元線WL0和字元線WL1且所述選定的非邊緣字元線為字元線WLn時，對未選定的非邊緣字元線WL2至字元線WLm施加的所述第二通過電壓；對未選定的非邊緣字元線WLn-4到字元線WLm施加的第三通過電壓，其中，n不小於17；m不大於15。
在一些實施例中，所述第三通過電壓包含一組不同於所述第一通過電壓、所述第二通過電壓的電壓值。
在一些實施例中，耦接到所述字元線WL0的存儲單元為單級單元SLC、多級單元MLC及三級單元TLC存儲單元之一；耦接在其餘字元線的存儲單元為四級單元QLC存儲單元。
在一些實施例中，耦接到所述多個字元線中的非邊緣字元線的每一個存儲單元為多級單元MCL存儲單元、TLC存儲單元、QLC存儲單元、五級單元PLC存儲單元中的一個。
需要說明的是，該方法與前述的記憶體裝置屬於同一發明構思，該方法中出現的名詞在前述的記憶體裝置中均以詳細解釋，在此同樣適用，不再一一贅述。
基於與前述同樣的發明構思，如圖15所示，本發明實施例還提供一種記憶體系統，包括包括記憶體裝置，所述記憶體裝置記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路；其中，所述控制電路被配置為：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；確定所述第一平均值和第一參考值之間差值；基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰；以及，
耦接到所述記憶體裝置的記憶體控制器602，所述記憶體控制器被配置為控制所述記憶體裝置。
需要說明的是，該記憶體系統60可以與前述圖6中的主機（Host）通信。其中，所述主機和/或所述記憶體系統60可以包含在各種產品，比如，物聯網（IoT）器件，如冰箱或者其他設備、感測器、電動機、移動通信器件、汽車、無人駕駛等，用於支援產品的處理、通信或者控制。在一種實施例中，記憶體系統60可以為主機器件的離散記憶體或記憶體元件。在另一些實施例中，記憶體系統60還可以為積體電路的一部分，如，晶片上系統（SOC，System on Chip）的一部分。此時，記憶體系統60與主機的一個或多個元件堆疊或以其他方式組裝在一起。在另一些實施例中，前述的記憶體系統可以實施例並封裝在存儲卡、驅動器等產品中，比如圖16（A）和圖16（B）所示，其中，圖16（A）示出了根據本發明提供的一些方面的具有記憶體系統的示例性記憶體卡的示意圖；圖16（B）示出了根據本發明的一些方面的具有記憶體系統的示例性固態驅動器（SSD）的示意圖。在如圖16（A）中所示的一個示例中，記憶體系統的記憶體控制器602和單個記憶體裝置601可以集成到記憶體卡160中。記憶體卡160可以包括PC卡（PCMCIA，個人電腦記憶體卡國際協會）、CF卡、智慧媒體（SM）卡、記憶體棒、多媒體卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、UFS等。記憶體卡160還可以包括將記憶體卡160與主機（例如，圖6中的主機）耦接的記憶體卡連接器1601。在如圖16（B）中所示的另一示例中，記憶體記憶體控制器602和多個記憶體裝置601可以集成到SSD161中。SSD161還可以包括將SSD161與主機（例如，圖6中的主機）耦接的SSD連接器1611。在一些實施方式中，SSD161的存儲容量和/或操作速度大於記憶體卡160的存儲容量和/或操作速度。
在一些實施例中，主機可以包括處理器和主機RAM，其中，所述主機RAM可以包括DRAM、SDRAM或任何其它合適的揮發性或者非揮發性記憶體件。所述記憶體系統60上可以設置一個或者多個通信介面，與主機中的一個或者多個元件及進行通信。所說的主機中的一個或者多個元件可以為串列高級技術附接（SATA）介面、高速周邊元件連接（PCIe）介面、通用串列匯流排（USB）介面、通用快快閃記憶體儲（UFS）介面、eMMCTM介面等等。主機還可以包括電子元件、記憶體卡讀取器或記憶體系統60外部的一個或多個其它電子元件。
在一些實施例中，記憶體控制器602可從主機接收指令，與所述記憶體裝置601進行通信，如記憶體控制器602透過執行寫入或者擦除指令將資料傳送到所述記憶體裝置601中的一個或多個存儲單元、平面、子塊、塊或頁中；或者記憶體控制器602透過執行讀取指令將資料傳送給主機。在硬體上，所述記憶體控制器602可包括一或多個控制器單元、電路或元件，被配置為控制跨越所述記憶體裝置601的存取且提供主機與所述記憶體系統60之間的轉換層。記憶體控制器602還可包括一個或多個輸入/輸出（I/O）電路、線或介面以將資料傳送到所述記憶體裝置601，或者從所述記憶體裝置601中傳輸資料。記憶體控制器602還可包括記憶體管理單元和陣列控制單元。
所述記憶體管理單元可包括電路硬體或韌體，比如與各種記憶體管理功能相關聯的多個元件或積體電路。以NAND記憶體為例記憶體系統操作或管理功能。本領域技術人員應該知道，其他形式的非揮發性記憶體可具有類似的記憶體操作或管理功能。其中，NAND記憶體的管理功能可包括磨損均衡，如垃圾收集或回收、錯誤偵測或糾錯、塊引退或者一個或多個其它記憶體管理功能。所述記憶體管理單元可將主機的指令處理成所述記憶體系統60可識別的命令，比如，將從主機接收到的指令解析或者格式化成與所述記憶體裝置601的操作相關的命令等；或者所述記憶體管理單元還可產生用於所述陣列控制單元或者所述記憶體系統60的一個或多個其他元件的器件命令，如，實現各種記憶體管理功能的命令。
所述記憶體管理單元可被配置為包含一組管理表，該一組管理表用於維護與所述記憶體系統60的一個或多個元件關聯的各種資訊，如，與耦接到所述記憶體控制器602的記憶體陣列，或者一個或多個存儲單元相關的各種資訊，比如，所述管理表可包含耦接到記憶體控制器602上的存儲單元一個或多個塊的塊年齡、塊擦除計數、錯誤歷史或一個或多個錯誤計數等資訊。其中，錯誤計數可以包括操作錯誤計數、讀位元錯誤計數等。在一些實施例中，在偵測到的錯誤計數高於一定閾值的情況下，位元錯誤則是不可糾正的位元錯誤。在一些實施例中，管理表可維護可校正或不可校正位元錯誤的計數等。管理表還可以包含一個或多個L2P表，其包含一個或多個使用邏輯位址與所述記憶體裝置601處對的物理位址相關聯的L2P指針。在一些實施例中，管理表可以包含未加密L2P表和/或加密L2P表。未加密L2P表可以包括指示未加密邏輯位址和未加密物理位址的L2P指針；加密L2P表可以包含加密物理位址和未加密邏輯位址的加密L2P指針。在實際應用過程中，所述管理表可以在所述記憶體管理單元處示出，也即所述管理表可以存儲在記憶體控制器602的RAM。在另一些實施例中，所述管理表還可以存儲在所述記憶體裝置601。在使用時，所述記憶體管理單元可從記憶體控制器602的RAM讀取緩存的部分或全部管理表；也可以從所述記憶體裝置601讀取所述管理表。
所述陣列控制單元可以包含電路系統或元件，被配置成控制完成以下相關的記憶體操作，比如，所述陣列控制單元控制將資料寫入到耦接在所述記憶體控制器602的記憶體系統60中的一個或多個存儲單元，從所述一個或多個存儲單元讀取資料，或擦除所述一個或多個存儲單元。所述陣列控制單元可接收到所述主機發送的命令，或所述記憶體管理單元內部產生的主機命令，主機命令可以為與耗損均衡、錯誤偵測或校正等關聯的命令。
所述陣列控制單元還可包括錯誤校正碼（ECC）組件，其可包含用於偵測或校正與以下相關錯誤的ECC引擎或其他電路系統，其中相關錯誤可以為將資料寫入到耦接在所述記憶體控制器602的記憶體系統60中的一個或多個存儲單元或從所述一個或多個存儲單元讀取資料過程中可能出現的錯誤。記憶體控制器602被配置為有效偵測與各種操作或資料存儲相關的錯誤事件，所說錯誤事件，比如，位元錯誤、操作錯誤等等，並從所述錯誤事件中恢復，同時維持在主機與記憶體系統60之間傳輸資料的完整性，或者維持所存儲資料的完整性，比如可以使用冗餘RAID存儲等，可以移除，如引退發生故障的記憶體資源，如，存儲單元、記憶體陣列、頁、塊等，用於防止未來的錯誤。
在一些實施例中，所述第一參考值為所述存儲塊中頂部虛設單元的閾值電壓的第二平均值。
在一些實施例中，所述控制電路還被配置為：對所述選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時，對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓；所述第一通過電壓小於所述第二通過電壓。
在一些實施例中，所述多個字元線均包含在第一堆疊；所述第一堆疊還包含與字元線交替鋪設的介電層。
在一些實施例中，所述多個字元線包含在第一堆疊和第二堆疊，其中，在所述第一堆疊中字元線的編號小於在所述第二堆疊中字元線的編號。
在一些實施例中，所述選定的非邊緣字元線在所述第一堆疊或在所述第二堆疊。
在一些實施例中，所述記憶體陣列為三維NAND記憶體陣列。
需要說明的是，該記憶體系統包含前述的記憶體裝置，因此，二者具有相同的技術特徵，該記憶體系統中出現的名詞在前述的記憶體裝置中均以詳細解釋，在此同樣適用，不再一一贅述。
以上描述旨在是說明性的，而不是限制性的。例如，上述實例（或其一或多個方面）可以彼此組合使用。可使用其它實施例，諸如所屬領域的普通技術人員在閱讀以上描述時可使用的。應當理解，它將不用於解釋或限制專利申請的範圍或含義。此外，在以上詳細描述中，可將各種特徵組合在一起以簡化本發明。這不應當被解釋為意味著未經要求保護的公開特徵對於任何專利申請範圍是必不可少的。相反，公開主題可在於少於特定公開實施例的所有特徵。因此，隨附專利申請範圍由此被併入詳細說明中，其中每一專利申請範圍獨立地作為單獨的實施例，並且預期這些實施例可以以各種組合或置換而彼此組合。本發明的範圍應當參考隨附專利申請範圍以及這些專利申請範圍所賦予的等同物的全部範圍來確定。
101、102、103、104:電晶體 101CG1、102CG2、103CG3、104CG3:控制閘極 101FG1、102FG2、103FG3、104FG4:浮置閘極 300:記憶體陣列 313:選擇/取消選擇（DSG）線 315:選擇/取消選擇（SSG）線 400:存儲塊 501、502、503、504、515:豎直列 501A、502A、503A:NAND串 505:一組位元線 5051:位元線 506、507、508、509、510:局部互連 511、512、513、514、517、518、519、520、521:區域 516:連接器 522:內芯層 523:溝道 524:隧穿電介質 525:電荷捕集層 526:氧化鋁層 527:字元線區域 528:阻擋氧化物層 60:記憶體系統 601:記憶體裝置 6011:控制電路 6012A、6012B:讀/寫電路 6013A、6013B:行解碼器 6014A、6014B:列解碼器 602:記憶體控制器 603、604:訊號線 704:頁緩衝器 706:列解碼器 708:行解碼器 710:電壓發生器 712:控制邏輯單元 714:寄存器 716:輸入/輸出電路（I/F） 901、902、903、904、905、906、907、908、909、910:步驟 160:記憶體卡 1601:記憶體卡連接器 161:固態驅動器（SSD） 1611:SSD連接器 AA:線 BDWL:底部虛設字元線 B0、B1、B2、B3:存儲子塊 BLOCK 1、BLOCK 2、BLOCK 3、BLOCK 4、BLOCK T­:存儲塊 BL、BL 0、BL 1、BL 2、BL 3、BL 4、BL 5、BL M-2、BL M-1:位元線 BLS:位元線選擇器 CGDT:控制閘極 CGST:控制閘極 DL0至DL145:介電層 FGDT:浮置閘極 FGST:浮置閘極 L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14、L15:閾值電壓分佈 MC1、MC2、MC3、MC4、MC5:存儲單元 MLC:多級單元 PC:編程計數器 PL:編程極限值 PLC:五級單元 QLC:四級單元 S1404、S1402、S1403:操作 SB:感測塊 SL:源極線 SLC:單級單元 SLS:源極線選擇器 SGD:頂部選擇閘極 SGD0、SGD1、SGD2、SGD3:汲極側選擇層 SGDL、SGDL0、SGDL1、SGDL2、SGDL3:頂部選擇閘極線 SGDT:頂部虛設電晶體 SGS:底部選擇閘極 SGS0、SGS1、SGS2、SGS3:源極側選擇層 SGSL、SGSL0、SGSL1、SGSL2、SGSL3:底部選擇閘極線 SGST:底部預設電晶體 TLC:三級單元 TSWL:頂部虛設字元線 TSWL0、TSWL1、BDWL0、BDWL1、WLDL、WLDU:虛設字元線層 Vpgm:編程電壓 Vr1、Vr2、Vr3、Vr4、Vr5、Vr6、Vr7、Vr8、Vr9、Vr10、Vr11、Vr12、Vr13、Vr14、Vr15:讀取參考電壓 Vt:閾值電壓 Vv1、Vv2、Vv3、Vv4、Vv5、Vv6、Vv7、Vv8、Vv9、Vv10、Vv11、Vv12、Vv13、Vv14、Vv15:驗證參考電壓 WL、WL0至WL127:字元線層、字元線
在不一定按比例繪製的圖式中，相同的標號可以描述不同視圖中的類似元件。具有不同字母尾碼的相同數位可表示類似元件的不同實例。圖式以實例而非限制的方式一般性地說明了本文檔中討論的各種實施例。 圖1為本發明實施例提供的一個NAND串的結構示意圖； 圖2為本發明實施例的一個NAND串的等效電路圖； 圖3為本發明實施例提供的存儲單元的陣列結構示意圖； 圖4為本發明實施例提供的單塊三維記憶體陣列的結構示意圖； 圖5A至圖5E為本發明實施例提供的三維NAND的相關結構示意圖； 圖6為本發明實施例提供的具有用於對存儲單元陣列進行並行讀取和編程的讀/寫電路的記憶體裝置的結構示意圖； 圖7為本發明實施例提供的週邊電路與記憶體陣列之間的結構示意圖； 圖8為本發明實施例提供的閾值電壓與存儲單元數量的曲線圖； 圖9為本發明實施例提供的編程的流程圖； 圖10本發明實施例提供的ISPP方式的編程脈衝的結構示意圖； 圖11為本發明實施例提供的記憶體裝置的結構示意圖； 圖12為本發明實施例體提供的底部虛設單元的閾值電壓的第一平均值的示意圖； 圖13為本發明實施例提供的對記憶體裝置進行編程時施加編程電壓與通過電壓的一種可選實施方式的示意圖； 圖14為本發明實施例提供的對記憶體裝置進行編程的方法流程示意圖； 圖15為本發明實施例提供的記憶體系統的結構示意圖； 圖16（A）為根據本發明提供的一些方面的具有記憶體系統的示例性記憶體卡的示意圖； 圖16（B）為根據本發明的一些方面的具有記憶體系統的示例性固態驅動器（SSD）的示意圖。
300:記憶體陣列
601:記憶體裝置
6011:控制電路

Claims (20)

  1. 一種記憶體裝置，包含： 記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接； 及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路； 其中，所述控制電路被配置為： 確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值； 確定所述第一平均值和第一參考值之間差值； 基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均 值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。
  2. 如請求項1所述的記憶體裝置，其中，所述第一參考值為所述存儲塊中頂部虛設單元的閾值電壓的第二平均值。
  3. 如請求項2所述的記憶體裝置，其中，所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，包括： 在所述差值小於第二參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值與所述第一參考值之間的差值不小於所述第二參考值； 在所述差值不小於所述第二參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
  4. 如請求項2所述的記憶體裝置，其中，所述第二平均值為0伏特。
  5. 如請求項4所述的記憶體裝置，其中，所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，包括： 在所述差值不大於所述第一參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值大於所述第一參考值； 在所述差值大於所述第一參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
  6. 如請求項1所述的記憶體裝置，其中，所述控制電路還被配置為：對所述選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時，對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓；所述第一通過電壓小於所述第二通過電壓。
  7. 如請求項6所述的記憶體裝置，其中，在所述多個字元線從所述源極線開始編號依次為字元線WL0、WL1、……、WLm、……、WLn、……時，所述控制電路還被配置為：在所述邊緣字元線包含字元線WL0和字元線WL1且所述選定的非邊緣字元線為字元線WLn時，對未選定的非邊緣字元線WL2至字元線WLm施加的所述第二通過電壓；對未選定的非邊緣字元線WLn-4到字元線WLm施加的第三通過電壓，其中，n不小於17；m不大於15。
  8. 如請求項7所述的記憶體裝置，其中，所述第三通過電壓包含一組不同於所述第一通過電壓、所述第二通過電壓的電壓值。
  9. 如請求項7所述的記憶體裝置，其中，耦接到所述字元線WL0的存儲單元為單級單元SLC、多級單元MLC及三級單元TLC存儲單元之一；耦接在其餘字元線的存儲單元為四級單元QLC存儲單元。
  10. 一種記憶體裝置的操作方法，所述記憶體裝置包含記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、對各存儲單元及底部虛設單元，其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；所述操作方法包括： 確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值； 確定所述第一平均值和第一參考值之間差值； 基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰。
  11. 如請求項10所述的記憶體裝置的操作方法，其中，所述第一參考值為所述存儲塊中頂部虛設單元的閾值電壓的第二平均值。
  12. 如請求項11所述的記憶體裝置的操作方法，其中，所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，包括： 在所述差值小於第二參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值與所述第一參考值之間的差值不小於所述第二參考值； 在所述差值不小於所述第二參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
  13. 如請求項11所述的記憶體裝置的操作方法，其中，所述第二平均值為0伏特。
  14. 如請求項13所述的記憶體裝置的操作方法，其中，所述所述基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值，包括： 在所述差值不大於所述第一參考值時，判定需要對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到所述第一閾值；所述第一閾值大於所述第一參考值； 在所述差值大於所述第一參考值時，判定不需要對所述存儲塊中底部虛設單元進行編程。
  15. 如請求項10所述的記憶體裝置的操作方法，其中，所述操作方法還包括： 對所述選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時，對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓；所述第一通過電壓小於所述第二通過電壓。
  16. 如請求項15所述的記憶體裝置的操作方法，其中，在所述多個字元線從所述源極線開始編號依次為字元線WL0、WL1、……、WLm、……、WLn、……時，所述操作方法還包括：在所述邊緣字元線包含字元線WL0和字元線WL1且所述選定的非邊緣字元線為字元線WLn時，對未選定的非邊緣字元線WL2至字元線WLm施加的所述第二通過電壓；對未選定的非邊緣字元線WLn-4到字元線WLm施加的第三通過電壓，其中，n不小於17；m不大於15。
  17. 如請求項16所述的記憶體裝置的操作方法，其中，所述第三通過電壓包含一組不同於所述第一通過電壓、所述第二通過電壓的電壓值。
  18. 一種記憶體系統，包括： 記憶體裝置，所述記憶體裝置記憶體陣列，所述記憶體陣列包括多個存儲塊；每一個存儲塊包含多個存儲單元串；每一個存儲單元串包含串聯的頂部虛設單元、多個存儲單元及底部虛設單元；其中，所述頂部虛設單元連接至位元線；所述底部虛設單元連接至源極線；所述底部虛設單元與底部虛設字元線耦接；所述多個存儲單元分別與多個字元線耦接；所述頂部虛設單元與頂部虛設字元線耦接；及耦接在所述記憶體陣列且用於控制所述記憶體陣列的控制電路；其中，所述控制電路被配置為：確定未使用過的存儲塊中底部虛設單元的閾值電壓的第一平均值；確定所述第一平均值和第一參考值之間差值；基於所述差值判斷是否對所述存儲塊中底部虛設單元進行編程，使所述第一平均值達到第一閾值；所述第一閾值用於使在對選定的非邊緣字元線耦接的存儲單元進行編程時邊緣字元線與相鄰的非邊緣字元線之間的電位差降低；所述邊緣字元線為所述多個字元線中與所述源極線相鄰的至少一個字元線；所述非邊緣字元線為所述多個字元線中除所述邊緣字元線之外的字元線；所述選定的非邊緣字元線與所述邊緣字元線不相鄰；以及 耦接到所述記憶體裝置的記憶體控制器，所述記憶體控制器被配置為控制所述記憶體裝置。
  19. 如請求項18所述的記憶體系統，其中，所述第一參考值為所述存儲塊中頂部虛設單元的閾值電壓的第二平均值。
  20. 如請求項18所述的記憶體系統，其中，所述控制電路還被配置為：對所述選定的存儲單元串中選定的非邊緣字元線耦接的存儲單元進行編程時，對所述多個字元線中的邊緣字元線施加第一通過電壓；對與所述邊緣字元線相鄰的非邊緣字元線施加第二通過電壓；所述第一通過電壓小於所述第二通過電壓。
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