KR20230150183A - 메모리 디바이스, 메모리 시스템 및 동작 방법 - Google Patents

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KR20230150183A
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지펑 동
잉 후앙
만시 왕
홍타오 리우
링 추
케 리앙
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 발명은 메모리 디바이스, 메모리 시스테 및 동작 방법을 제공한다. 메모리 디바이스는 복수의 메모리 블록을 가지는 메모리 어레이 및 메모리 어레이에 커플링되고 메모리 어레이를 제어하도록 사용되는 제어 회로를 포함한다. 제어 회로는 비사용된 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제1 평균 값을 결정하도록, 제1 평균 값과 제1 기준 값 사이의 차이 값을 결정하도록, 및 제1 평균 값이 제1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하도록 구성된다.

Description

메모리 디바이스, 메모리 시스템 및 동작 방법{A MEMORY DEVICE, A MEMORY SYSTEM AND AN OPERATION METHOD}
본 출원은 2022년 4월 21일에 출원된 중국 특허 출원 번호 제CN 202210427276.2호에 대한 우선권의 이익을 주장하며, 그 내용은 전체가 참조로 본원에 통합된다.
본 발명은 메모리 기술 분야에 관한 것으로서, 특히 메모리 디바이스(memory device), 메모리 시스템 및 동작 방법에 관한 것이다.
비-휘발성 메모리(non-volatile memory)는 다양한 분야의 전자 디바이스에 널리 사용되고 있다. 플래시 메모리(flash memory)는 전기적으로 소거되고 리-프로그래밍(reprogrammed)될 수 있는 가장 널리 사용되는 비휘발성 메모리 중 하나이다. 플래시 메모리는 NOR 및 NAND 아키텍처 둘 다의 메모리를 포함할 수 있고, 여기서 플래시 메모리에서의 각 메모리 셀을 위한 임계 전압(threshold voltage)은 판독, 프로그래밍 및 소거와 같은 다양한 동작을 달성하기 위해 필요한 레벨로 변경된다. 플래시 메모리를 동작시킬 때, 소거 동작은 블록 레벨(block level)에서 수행될 수 있고, 프로그래밍 동작은 페이지 레벨(page level)에서 수행될 수 있고, 판독 동작은 메모리 셀 레벨에서 수행될 수 있다. 현재 평면 구조를 가지는 NAND 플래시 메모리가 널리 사용되고 있다. 플래시 메모리의 스토리지 용량을 더 증가시키고 비트 당 스토리지 비용을 감소시키기 위해 3-차원(3D) NAND 메모리가 제안되고, 그 구조는 기판; 기판 상에 제공되는 스택 구조(stack structure); 스택 구조를 통해 연결되는 여러 채널 홀(channel holes); 채널 홀에 위치되는 스토리지 구조를 포함하고, 스토리지 구조는 채널 홀의 측벽면 상에 위치되는 전하 스토리지 층 및 전하 스토리지 층의 측벽면 상에 위치되는 채널 층을 포함하며, 각 채널에서의 스토리지 구조가 각 제어 게이트와 교차하는 포지션이 하나의 메모리 셀에 대응된다. 이러한 구조의 3D NAND에서는, 특정 채널 홀에서의 메모리 셀의 특정 층을 프로그래밍할 때, 다른 채널 홀의 다른 층에 있는 메모리 셀에 생기는 핫 캐리어 주입(HCI:Hot Carrier Injection) 유형의 프로그램 방해(program disturb)가 존재한다.
이러한 관점에서, 본 발명의 목적은 3D NAND가 프로그래밍을 수행할 때 HCI-유형의 프로그램 방해를 감소시키도록 메모리 디바이스, 메모리 시스템 및 동작 방법을 제공하는 것이다.
제 1 양상에서, 본 발명은 메모리 디바이스를 제공하고, 메모리 디바이스는:
메모리 어레이(memory array)를 포함하고, 메모리 어레이는 복수의 메모리 블록(memory blocks)을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링(memory cell strings)을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀(top dummy cell), 복수의 메모리 셀 및 바닥 더미 셀(bottom dummy cell)을 포함하고; 최상부 더미 셀은 비트 라인(bit line)에 연결되고, 바닥 더미 셀은 소스 라인(source line)에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며; 및
메모리 어레이에 커플링되고 메모리 어레이를 제어하도록 사용되는 제어 회로를 포함하고,
상기 제어 회로는:
비사용(unused) 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제1 평균 값을 결정하도록;
제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하도록;
제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하도록 구성되고, 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인(edge word line) 근처의 비-에지(non-edge) 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 비-에지 워드 라인은 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 선택된 비-에지 워드 라인은 에지 워드 라인 근처에 있지 않다.
제 2 양상에서, 본 발명은 메모리 디바이스를 프로그래밍하기 위한 방법을 더 제공하며, 메모리 디바이스는 메모리 어레이를 포함하고, 메모리 어레이는 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀, 복수의 메모리 셀 및 바닥 더미 셀을 포함하고; 최상부 더미 셀은 비트 라인에 연결되고, 바닥 더미 셀은 소스 라인에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며; 방법은:
비사용 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제 1 평균 값을 결정하는 단계;
제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하는 단계;
제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하는 단계를 포함하고, 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인(edge word line) 근처의 비-에지(non-edge) 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 비-에지 워드 라인은 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 선택된 비-에지 워드 라인은 에지 워드 라인 근처에 있지 않다.
제 3 양상에서, 본 발명의 구현은 메모리 시스템을 더 제공하고, 메모리 시스템은:
메모리 디바이스를 포함하고, 메모리 디바이스는:
메모리 어레이를 포함하고, 메모리 어레이는 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀, 복수의 메모리 셀 및 바닥 더미 셀을 포함하고; 최상부 더미 셀은 비트 라인에 연결되고, 바닥 더미 셀은 소스 라인에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며;
메모리 어레이에 커플링되고 메모리 어레이를 제어하도록 사용되는 제어 회로를 포함하고, 제어 회로는: 비사용 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제 1 평균 값을 결정하도록; 제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하도록; 제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하도록 구성되고, 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인 근처의 비-에지 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 비-에지 워드 라인은 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 선택된 비-에지 워드 라인은 에지 워드 라인 근처에 있지 않으며; 및
메모리 디바이스에 커플링된 메모리 제어기를 포함하고, 메모리 제어기는 메모리 디바이스를 제어하도록 구성된다.
본 발명의 구현은 메모리 디바이스, 메모리 시스템 및 동작 방법을 제공하고, 메모리 디바이스는: 메모리 어레이를 포함하고, 메모리 어레이는 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링을 포함하고, 각 메모리 셀 스트링은 직렬로 연결된 최상부 더미 셀, 복수의 메모리 셀 및 바닥 더미 셀을 포함하고, 최상부 더미 셀은 비트 라인에 연결되고, 바닥 더미 셀은 소스에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되고; 및 메모리 어레이에 커플링되고 메모리 어레이를 제어하도록 사용되는 제어 회로를 포함하고, 제어 회로는: 비사용 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제 1 평균 값을 결정하도록; 제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하도록; 제 1 평균값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하도록 구성되고, 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인 근처의 비-에지 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 비-에지 워드 라인은 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 선택된 비-에지 워드 라인은 에지 워드 라인 근처에 있지 않다. 메모리 디바이스에서, 본 발명의 구현에 따라 제공되는 시스템 및 동작 방법은 메모리 디바이스에서의 바닥 더미 워드 라인에 커플링된 바닥 더미 셀의 임계 전압과 기준 값을 비교함으로써, 메모리 디바이스에서의 바닥 더미 워드 라인에 커플링된 바닥 더미 셀의 임계 전압이 서로 근처에 있는 에지 워드 라인(예를 들어, 워드 라인(WL1))과 비-에지 워드 라인(예를 들어, 워드 라인(WL2)) 사이의 전위차를 감소시키는 타겟 값(즉, 제 1 임계값)으로 프로그래밍되어야 하는지가 판단되어, 비-에지 워드 라인(예를 들어, 워드 라인(WL3)의 프로그래밍 동안 에지 워드 라인(예를 들어, 워드 라인(WL1))에 대한 HCI 유형 방해를 감소시켜 판독 윈도우 마진(read window margin)에 대한 영향을 감소시킨다.
반드시 축척에 따라 그려지지 않은 도면에서, 동일한 참조 부호는 다른 관점에서 유사한 컴포넌트를 설명할 수 있다. 서로 다른 문자 접미사를 가지는 동일한 부호는 유사한 컴포넌트의 서로 다른 인스턴스를 나타낼 수 있다. 첨부된 도면은 일반적으로 본 문서에서 논의된 다양한 구현을 제한이 아닌 예로서 예시한다.
도 1은 본 발명의 구현에 따라 제공되는 NAND 스트링의 구조의 개략도이다.
도 2는 본 발명의 구현에 따른 NAND 스트링의 등가 회로도이다.
도 3은 본 발명의 구현에 따라 제공되는 메모리 셀의 어레이 구조의 개략도이다.
도 4는 본 발명의 구현에 따라 제공되는 단일-블록 3-차원 메모리 어레이의 구조의 개략도이다.
도 5a 내지 도 5e는 본 발명의 구현에 따라 제공되는 3-차원 NAND의 관련 구조의 개략도이다.
도 6은 본 발명의 구현에 따라 제공되는 메모리 셀 어레이의 병렬 판독 및 프로그래밍을 위한 판독/기록 회로를 가지는 메모리 디바이스의 구조의 개략도이다.
도 7은 본 발명의 구현에 따라 제공되는 주변 회로와 메모리 어레이 사이의 구조의 개략도이다.
도 8은 본 발명의 구현에 따라 제공되는 메모리 셀의 수에 대한 임계 전압의 그래프이다.
도 9는 본 발명의 구현에 따라 제공되는 프로그래밍의 흐름도이다.
도 10은 본 발명의 구현에 따라 제공되는 ISPP 모드에서의 프로그래밍 펄스의 구조의 개략도이다.
도 11은 본 발명의 구현에 따라 제공되는 메모리 디바이스의 구조의 개략도이다.
도 12는 본 발명의 구현에 따라 제공되는 바닥 더미 셀의 임계 전압의 제 1 평균 값의 개략도이다.
도 13은 본 발명의 구현에 따라 제공되는 메모리 디바이스를 프로그래밍할 때 프로그래밍 전압 및 패스 전압을 인가하는 구현의 개략도이다.
도 14는 본 발명의 구현에 따라 제공되는 메모리 디바이스를 프로그래밍하기 위한 방법의 개략적인 흐름도이다.
도 15는 본 발명의 구현에 따라 제공되는 메모리 시스템의 구조의 개략도이다.
도 16a는 본 발명의 일부 양상에 따른 메모리 시스템을 가지는 예시적인 메모리 카드의 개략도이다.
도 16b는 본 발명의 일부 양상에 따른 메모리 시스템을 가지는 예시적인 고체 상태 드라이브(SSD: solid state drive)의 개략도이다.
본 발명의 다양한 구현이 첨부된 도면을 참조하여 이하에서 더 상세히 설명된다. 본 발명의 엘리먼트 및 피처를 다양하게 구성 또는 배열함으로써, 개시된 구현 중 임의의 변형으로서 다른 구현이 형성될 수 있다. 따라서, 본 발명은 본원에 설명된 구현에 제한되지 않는다. 오히려, 설명되는 구현은 본 발명이 더욱 충실하고 완전해질 수 있도록 하며, 본 발명의 당업자에게 본 발명의 사상을 완전하게 전달하기 위해 제공되는 것이다. "구현(implementation)", "다른 구현(another implemetation)" 등에 대한 참조는 반드시 하나의 구현만을 의미하는 것은 아니며, 그와 같은 문구에 대한 다른 참조가 반드시 동일한 구현에 관한 것은 아니라는 점에 유의해야 한다. "제 1(first)", "제 2(second)", "제 3(third)" 등의 용어가 본 명세서에서 다양한 엘리먼트를 식별하기 위해 사용될 수 있지만, 이들 엘리먼트는 이러한 용어에 의해 제한되지 않는다는 것이 이해될 것이다. 이들 용어는 일 엘리먼트를 동일하거나 유사한 명칭을 가진 다른 엘리먼트와 구별하는 데 사용된다. 따라서, 본 발명의 정신 및 범위를 이탈하지 않고서, 일 구현에서의 제 1 엘리먼트는 또한 다른 구현에서의 제 2 또는 제 3 엘리먼트로 명명될 수 있다.
도면은 반드시 축척(scale)하도록 그려지지는 않으며, 어떤 경우에는 구현의 피처를 명확하게 예시하도록 과장될 수 있다. 엘리먼트가 다른 엘리먼트에 연결 또는 결합된다고 할 때, 전자가 후자에 직접 연결 또는 결합될 수도 있고, 그들 사이에 하나 이상의 엘리먼트를 개재하여(intervening) 전기적으로 연결 또는 결합될 수 있는 것으로 이해될 것이다. 또한, 엘리먼트가 2 개의 엘리먼트 "사이에" 있다고 지칭될 때, 그 엘리먼트는 2 개의 엘리먼트 사이의 유일한 엘리먼트일 수 있거나, 하나 이상의 개재하는 엘리먼트가 또한 존재할 수 있다는 것이 이해될 것이다.
본원에 사용된 용어는 단지 특정 구현예를 설명하기 위한 것이며 본 발명을 한정하려는 의도가 아니다. 본원에 사용된 단수형은 문맥상 명백하게 다르게 지시하지 않는 한 복수형을 포함하는 것으로 의도된다. 달리 표시되거나 문맥상 단수형으로 명확하게 이해되지 않는 한, 본 발명 및 첨부된 청구범위에서 사용된 관사 "a" 및/또는 "an"은 집합적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다. 본원에 사용된 용어 "포함하다(comprise)", "포함되는(comprised)", "포함하다(include)" 및 "포함되는(included)"은 서술된 엘리먼트의 존재를 지정하고 하나 이상의 다른 엘리먼트의 존재 또는 추가를 배제하지 않음을 더 이해해야 한다. 본원에 사용되는 바와 같이, "및/또는(and/or)"이라는 용어는 연관된 나열 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다. 다르게 정의되지 않는 한, 본원에 사용되는 기술적이거나 과학적인 기술을 포함하여 사용되는 모든 용어는 당업자에 의해 본 발명이 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 또한, 본 발명에서 명확하게 정의하지 않는 한, 예를 들어 일반 사전에 정의된 것은 본 발명 및 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상화되거나 지나치게 형식적인 방식으로 해석되어서는 안 된다.
다음의 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 상세가 제시되며, 본 발명은 이러한 특정 상세의 일부 또는 전부 없이 실시될 수 있다. 다른 경우에, 잘 알려진 프로세스 구조 및/또는 프로세스는 본 발명을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않았다. 어떤 경우에는 달리 나타내지 않는 한, 하나의 구현과 관련하여 설명된 피처 또는 엘리먼트가 단독으로 또는 다른 구현의 다른 피처 또는 엘리먼트와 조합하여 사용될 수 있음이 당업자에게 명백할 것임이 이해되어야 한다. 이하, 본 발명의 다양한 구현은 첨부된 도면을 참조하여 상세히 설명된다. 이하의 설명은 본 발명의 구현의 이해를 돕기 위한 상세에 초점을 맞춘다. 본 발명의 피처 및 양상을 모호하게 하지 않기 위해 잘 알려진 기술적 상세는 생략될 수 있다.
본 발명은 첨부된 도면 및 특정 구현을 참조하여 이하에 더 상세하게 설명될 것이다.
도 1은 본 발명의 구현에 따라 제공되는 NAND 스트링의 구조의 개략도이다; 도 2는 도 1에 도시된 NAND 스트링의 등가 회로도이다. NAND 구조의 플래시 메모리 시스템에서, 복수의 트랜지스터가 직렬로 배열되고 2 개의 선택 게이트(소스 게이트(source gate) 및 드레인 게이트(drain gate)) 사이에 샌드위치되고(sandwitched), 직렬인 2 개의 선택 게이트 및 트랜지스터는 NAND 스트링이라 지칭된다. 도 1 및 도 2에 도시된 NAND 스트링은 최상부 선택 게이트(top select gate)(SGD)(드레인 측), 바닥 선택 게이트(bottom select gate)(SGS)(소스 측), 최상부 더미 트랜지스터(top dummy transistor)(SGDT), 4 개의 트랜지스터(101-104) 및 상부 선택 게이트(SGD)와 바닥 선택 게이트(SGS) 사이에 샌드위치되는 바닥 더미 트랜지스터(bottom dummy transistor)(SGST)를 포함한다. 거기에서 최상부 선택 게이트(SGD)는 NAND 스트링을 비트 라인 컨택트(contact)를 통해 비트 라인에 연결하고; 최상부 선택 게이트(SGD)는 최상부 선택 게이트 라인(SGDL)에 적절한 전압을 인가함으로써 제어된다. 바닥 선택 게이트(SGS)는 NAND 스트링을 소스 라인에 연결한다; 바닥 선택 게이트(SGS)는 바닥 선택 게이트 라인(SGSL)에 적절한 전압을 인가함으로써 제어된다. 최상부 더미 트랜지스터(SGDT), 4 개의 트랜지스터(101-104) 및 바닥 더미 트랜지스터(SGST) 각각은 제어 게이트(control gate) 및 플로팅 게이트(floating gate)를 포함하며, 예를 들어 최상부 더미 트랜지스터(SGDT)는 제어 게이트(CGDT) 및 플로팅 게이트(FGDT)를 포함하고, 트랜지스터(101)는 제어 게이트(101CG1) 및 플로팅 게이트(101FG1)를 포함하고, 트랜지스터(102)는 제어 게이트(102CG2) 및 플로팅 게이트(102FG2)를 포함하고, 트랜지스터(103)는 제어 게이트(103CG3) 및 플로팅 게이트(103FG3)를 포함하고, 트랜지스터(104)는 제어 게이트(104CG4) 및 플로팅 게이트(103FG3)를 포함한다. 바닥 더미 트랜지스터(SGST)는 제어 게이트(CGST) 및 플로팅 게이트(FGST)를 포함한다. 제어 게이트(CGST)는 바닥 더미 워드 라인(BDWL)과 연결되고, 제어 게이트(101CG1-104CG4)는 각각 워드 라인(WL0-WL3)과 연결되며, 제어 게이트(CGDT)는 최상부 더미 워드 라인(TSWL)과 연결된다.
도 1 및 도 2는 판독 및 기록 동작을 위해 사용되는 4 개의 메모리 셀(트랜지스터(101-104)) 및 NAND 스트링에서의 판독 및 기록 테스트를 위해 사용되는 2 개의 더미 메모리 셀(최상부 더미 트랜지스터(SGDT) 및 바닥 더미 트랜지스터(SGST))를 예시적으로 도시한 것임에 유의해야 한다. 실제 애플리케이션에서, NAND 스트링은 8, 16, 32, 64, 128 메모리 셀 등을 포함할 수 있는데, 즉, NAND 스트링에서의 메모리 셀 또는 더미 메모리 셀의 수는 본 발명의 범위를 제한하지 않는다. 더욱이, NAND 구조를 사용하는 플래시 메모리 시스템의 전형적인 구조는 복수의 NAND 스트링을 포함한다. 각 NAND 스트링은 바닥 선택 게이트 라인(SGSL)에 의해 제어되는 바닥 선택 게이트(SGS)를 통해 소스 라인에 연결되고 최상부 선택 게이트 라인(SGDL)에 의해 제어되는 최상부 선택 게이트(SGD)를 통해 대응하는 비트 라인에 연결된다. 각 비트 라인 및 비트 라인 컨택트를 통해 비트 라인에 연결되는 대응하는 NAND 스트링은 메모리 셀 어레이의 열(column)을 형성한다. 비트 라인은 복수의 NAND 스트링에 의해 공유된다. 일반적으로 비트 라인은 워드 라인에 수직인 방향으로 NAND 스트링의 최상부 상으로 연장되며 하나 이상의 감지 증폭기에 연결된다. 본 발명은 NAND 스트링 구조를 예시하기 위해 도 1 및 도 2의 구조만을 사용한다는 것을 이해해야 한다. 실제 애플리케이션에서 트랩 전하 층(trap charge layer)은 반드시 플로팅 게이트일 필요는 없으며 또한 트랩 질화물 층(trap nitride layer), 비-전도성 유전 재료(non-conductive dielectric materials) 등일 수 있다.
실제 애플리케이션 프로세스 동안, 메모리 디바이스에서의 메모리 어레이는 도 1 및 도 2에 도시된 NAND 스트링의 적절한 레이아웃을 통해 형성되고 복수의 메모리 블록을 갖는 메모리 어레이이며, 그 예시적인 구조는 도 3에 도시된다. 메모리 어레이(300)는 복수의 메모리 블록()을 가지는 메모리 어레이이고, 여기서 T는 포지티브 정수(positive integer)이고 일반적으로 더 큰 수이다. 각 메모리 블록은 비트 라인()을 통해 액세스되는 NAND 스트링의 세트와 공통 워드 라인()의 세트를 포함하고, 여기서 M, N은 둘 다 1을 초과하는 정수이다. NAND 스트링의 일 단부는 최상부 선택 게이트(SGD)(상부 선택 게이트 라인(SGDL)에 의해 제어됨)를 통해 대응하는 비트 라인에 연결되고, 타단부는 바닥 선택 게이트(SGS)(바닥 선택 게이트 라인(SGSL)에 의해 제어됨)를 통해 소스 라인에 연결된다. 각 메모리 블록은 복수의 페이지로 분할된다. 일부 다른 구현에서, 메모리 블록은 소거의 단위이고 페이지는 프로그래밍의 단위이다. 다른 구현에서, 다른 소거 및 프로그래밍 단위가 또한 사용될 수 있다. 일 예에서, 도 3에 도시된 메모리 어레이에서의 메모리 셀의 물리적 구조는 본 발명의 범위를 제한하지 않는다.
본 발명에서, 도 3에 도시된 메모리 어레이는 3 차원 QLC 구조로 배열될 수 있다. 다른 구조적 배열이 본 발명의 범위를 제한하지 않는다는 점에 유의해야 한다.
특정 메모리 블록의 구조를 위해, 도 4에 도시된 바와 같이, 도 4는 본 발명의 구현에 따라 제공되는 단일 메모리 블록을 갖는 3차원 메모리 어레이의 구조의 개략도를 도시한다. 도 4를 참조하면, 메모리 블록(400)은 기판(도시되지 않음) 위에 스택되고 기판의 표면에 병렬인 복수의 층을 포함하고, 도 4는 4 개의 층을 위한 4 개의 워드 라인(WLs)을 도시하고, WL0 내지 WL3로 표시된다. 메모리 블록(400)은 또한 워드 라인에 수직인 복수의 관통 홀(through holes)로 배열된다. 하나의 워드 라인과 하나의 관통 홀의 교차가 하나의 메모리 셀을 형성하므로, 하나의 관통 홀은 또한 메모리 셀 스트링이라 칭해질 수 있다. 메모리 블록(400)에서의 워드 라인의 개수 및 메모리 셀 스트링의 개수는 특정 값으로 제한되지 않음이 당업자에 의해 이해되어야 한다. 예를 들어, 메모리 블록(400)은 64 개의 워드 라인을 포함할 수 있고, 64 개의 워드 라인은 하나의 메모리 셀 스트링과 교차하여 메모리 셀 스트링을 따라 64 개의 메모리 셀을 형성한다. 다른 예로, 메모리 블록(400)에 포함된 메모리 셀 스트링의 수는 십만, 백만 또는 그 이상일 수 있으며, 하나의 워드 라인은 예를 들어 수백만 개의 메모리 셀 스트링과 교차함으로써 형성된 수백만 개의 메모리 셀을 포함한다. 메모리 블록(400)에서의 메모리 셀은 단일-레벨 메모리 셀 또는 다중-레벨 메모리 셀일 수 있고, 단일-레벨 메모리 셀은 1 비트를 저장할 수 있는 단일-레벨 셀(SLC)일 수 있고; 다중-레벨 메모리 셀은 2 비트를 저장할 수 있는 다중-레벨 셀(MLC), 3 비트를 저장할 수 있는 트리-레벨 셀(TLC), 4 비트를 저장할 수 있는 쿼드-레벨 셀(QLC) 및 5 비트를 저장할 수 있는 펜타-레벨 셀(PLC)일 수 있다. 도 4에 도시된 바와 같이, 메모리 블록(400)은 비트 라인(BL), 비트 라인 셀렉터(bit line selector)(BLS, 또한 최상부 선택 게이트 라인(SGDL)이라 지칭될 수 있음), 소스 라인(SL), 소스 라인 셀렉터(SLS, 바닥 선택 게이트 라인(SGSL)이라 지칭될 수 있음), 이들 회로 라인 및 워드 라인(WL)은 함께 메모리 블록(400)에서의 임의의 메모리 셀의 어드레싱을 달성할 수 있다.
도 5a 내지 도 5e는 도 4의 3-차원(3D) NAND 구조의 일부분에 대응하는 상면도, 단면도 등을 도시한다. 도 5a는 본 발명의 구현에 따라 제공되는 도 4의 3-차원(3D) NAND 구조의 일부분을 도시하는 상면도이다. 도 5a에서 복수의 원은 수직 열을 나타내고, 각각의 수직 열은 복수의 선택 트랜지스터(선택 게이트 또는 선정 게이트(choose gate)라 지칭됨) 및 복수의 메모리 셀을 포함한다는 점에 유의해야 한다. 일 구현에서, 각각의 수직 열은 하나의 NAND 스트링을 구현하고, 예를 들어, 도 5a는 수직 열(501, 502, 503, 504)을 도시하고, 수직 열(501)은 NAND 스트링(501A)을 구현한다. 수직 열(502)은 NAND 스트링(502A)을 구현한다. 수직 열(503)은 NAND 스트링(503A)을 구현한다. 수직 열(504)은 NAND 스트링(504A)을 구현한다. 도 5a는 메모리 블록(400)의 상면도의 일부분만을 도시하고 있으므로, 메모리 블록(400)은 도 5a에 도시된 것보다 더 많은 수직 열을 가져야 한다는 것이 이해되어야 한다. 도 5a는 또한 비트 라인(505) 세트를 도시한다. 도 5a는 메모리 블록(400)의 일부분만이 도시되어 있기 때문에 24 개의 비트 라인만을 도시한다. 메모리 블록(400)의 수직 열에 연결되는 24 개를 초과하는 비트 라인이 존재해야 하는 것이 이해되어야 한다. 수직 열을 나타내는 각 원은 비트 라인과 연결되는 것을 표시하도록 "x"를 가지는데, 예를 들어, 비트 라인(5051)은 수직 열(501, 502, 503 및 504)에 연결된다. 도 5a에 도시된 메모리 블록은 또한 로컬 상호연결부(local interconnets)(506, 507, 508, 509 및 510)의 세트를 포함하고, 로컬 상호연결부의 세트는 다양한 층을 수직 열 아래의 소스 라인에 연결한다. 로컬 상호연결부(506, 507, 508, 509 및 510)는 또한 메모리 블록(400)의 각 층을 4 개의 구역으로 분할하도록 사용되는데, 예를 들어 도 5a에 도시된 최상 층은 구역(511, 512, 513)으로 분할되고, 핑거(fingers)라 칭해진다. 메모리 셀의 메모리 블록을 구현하는 층에서, 이들 4 개의 구역은 워드 라인 핑거라 지칭되고, 로컬 상호연결부에 의해 분리된다. 일 구현에서, 메모리 블록의 공통 레벨에 대한 워드 라인 핑거는 함께 연결되어 단일 워드 라인을 형성한다. 다른 구현에서, 동일한 레벨에 대한 워드 라인 핑거는 함께 연결되지 않는다. 예시적인 구현에서, 비트 라인은 각각의 구역(511, 512, 513 및 514)에서 하나의 수직 열에만 연결된다. 이러한 구현에서, 각 메모리 블록은 활성 열의 16 개 행을 가지고, 각 비트 라인은 각 메모리 블록에서의 4 개의 행에 연결된다. 일 구현에서, 공통 비트 라인에 연결되는 4 개의 모든 행은 동일한 워드 라인에 연결된다(동일한 레벨의 서로 다른 워드 라인 핑거를 통해 서로 연결됨); 따라서 메모리 시스템은 메모리 동작(프로그래밍, 검증, 판독 및/또는 소거)을 수행하기 위해 4 개 행 중 하나(또는 다른 서브세트(subset))를 선택하도록 소스 선택 라인 및 드레인 선택 라인을 사용한다.
도 5a는 각각의 구역이 하나의 메모리 블록에서의 수직 열의 4 개의 수직 행을 가지고, 4 개 구역이 수직 열의 16 개의 수직 행을 가지는 것을 도시하더라도, 이들의 정확한 숫자는 예시적인 구현이라는 점에 유의해야 한다. 다른 구현은 블록당 더 많거나 더 적은 구역, 구역 당 수직 열의 더 많거나 더 적은 행 및 블록 당 수직 열의 더 많거나 더 적은 행을 포함할 수 있다. 또한, 도 5a는 수직 열이 엇갈려(staggered) 있는 것을 도시한다. 다른 구현에서, 서로 다른 엇갈린 패턴이 사용될 수 있다. 일부 구현에서 수직 열은 엇갈리지 않는다.
도 5b는 도 5a의 라인 AA를 따른 단면도를 도시한다. 단면도는 수직 열(502) 및 수직 열(502)과 구역(512) 근처의 수직 열(515)을 절단한다(특히 도 5a 참조). 도 5b는 메모리 블록(400)이 4 개의 드레인 측 선택 층(SGD0, SGD1, SGD2 및 SGD3); 4 개의 소스 측 선택층(SGS0, SGS1, SGS2 및 SGS3); 6 개의 더미 워드 라인 층(TSWL0, TSWL1, BDWL0, BDWL1, WLDL, WLDU); 및 128 개의 데이터 워드 라인 층(WLL0 내지 WLL127)을 포함하며, 이들 데이터 워드 라인 층은 데이터 메모리 셀에 연결하도록 사용된다. 다른 구현은 4 개 보다 많거나 적은 드레인 측 선택 층, 4 개 보다 많거나 적은 소스 측 선택 층, 6 개 보다 많거나 적은 더미 워드 라인 층 및 128 개 보다 많거나 적은 워드 라인 층을 구현할 수 있다. 수직 열(502 및 515)은 드레인 측 선택 층, 소스 측 선택 층, 더미 워드 라인 층 및 워드 라인 층을 통해 돌출하는 것으로 도시된다. 일 구현에서 각 수직 열은 수직 NAND 스트링을 포함한다. 예를 들어, 수직 열(502)은 NAND 스트링(502A)을 포함한다. 수직 열 및 아래에 나열된 층 아래에는 절연막 및 소스 라인(SL)이 제공되는 기판이 있다. 수직 열(502)의 NAND 스트링은 스택의 바닥에 있는 소스 단부와 스택의 최상부에 있는 드레인 단부를 가진다. 도 5g와 일치하게, 도 5b는 커넥터(connector) (516)를 통해 비트 라인(5051)에 연결된 수직 열(502)을 도시한다. 로컬 상호연결부(507 및 508)가 또한 도시되어 있다.
용이한 참조를 위해, 드레인 측 선택 층(SGD0, SGD1, SGD2 및 SGD3), 소스 측 선택 층(SGS0, SGS1, SGS2 및 SGS3), 더미 워드 라인 층(TSWL0, TSWL1, BDWL0, BDWL1, WLDL, WLDU), 워드 라인 층(WLL0 내지 WLL127)을 총칭하여 도전층이라 한다. 일 구현에서, 도전층은 TiN과 텅스텐의 조합으로 이루어질 수 있다. 다른 구현에서, 도핑된 폴리실리콘(doped polysilicon), 텅스텐과 같은 금속 또는 금속 실리사이드와 같은 다른 재료를 사용하여 전도성 층이 또한 형성될 수 있다. 일부 구현에서, 서로 다른 도전층은 서로 다른 재료로 형성될 수 있다. 전도 층 사이에는 유전층(DL0 내지 DL145)이 있다. 예를 들어, 유전층(DL104)은 워드 라인 층(WL94) 위에 있고 워드 라인 층(WL95) 아래에 있다. 일 구현에서, 유전층은 SiO2로 이루어질 수 있다. 다른 구현에서, 다른 유전 재료가 유전층을 형성하도록 사용될 수 있다.
거기에서, 비-휘발성 메모리 셀은 스택에서 교번하는 도전 및 유전층을 통해 연장되는 수직 열을 따라 형성된다. 일 구현에서, 메모리 셀은 NAND 스트링으로 배열된다. 워드 라인 층(WL0 내지 WL127)은 메모리 셀에 연결된다(또한 메모리 셀에 커플링되는 워드 라인 층(WL0 내지 WL127)이라 지칭될 수 있고, 이들 메모리 셀은 또한 데이터 메모리 셀이라 지칭될 수 있음). 더미 워드 라인 층(TSWL0, TSWL1, BDWL0, BDWL1, WLDL, WLDU)은 더미 메모리 셀에 연결된다. 더미 메모리 셀은 호스트 데이터를 저장하지 않고 호스트 데이터(호스트 사용자의 데이터와 같이 호스트에서 제공된 데이터)를 저장할 수 없는 반면, 데이터 메모리 셀은 호스트 데이터를 저장할 수 있다. 일부 구현에서, 데이터 저장 셀 및 더미 저장 셀은 동일한 구조를 가질 수 있다. 더미 워드 라인은 더미 메모리 셀에 연결된다. 드레인 측 선택 층(SGD0, SGD1, SGD2, SGD3)은 NAND 스트링 및 비트 라인을 전기적으로 연결 및 연결해제(disconnect)하도록 사용된다. 소스 측 선택 층(SGS0, SGS1, SGS2, SGS3)은 NAND 스트링을 소스 라인(SL)과 전기적으로 연결 및 연결해제하도록 사용된다.
도 5b는 또한 본딩 구역(bonding region)을 도시한다. 일 구현에서 유전층과 혼합된 128 개의 워드 라인 층을 에칭하는 것은 비용이 많이 들고 및/또는 도전과제이다. 이러한 부담을 완화하기 위해, 구현은 유전층과 교번하는 64 개의 워드 라인 층의 제 1 스택을 배치(laying)하고, 본딩 구역을 배치하고, 유전층과 교번하는 64 개의 워드 라인 층의 제2 스택을 배치하는 것을 포함한다. 본딩 구역은 제 1 스택과 제 2 스택 사이에 포지셔닝된다(positioned). 본딩 구역은 제 1 스택을 제 2 스택에 연결하도록 사용된다. 도 5b에서, 제 1 스택은 워드 라인의 하부 세트로 라벨링될 수 있다; 제 2 스택은 워드 라인의 상부 세트로 라벨링될 수 있다. 일 구현에서, 본딩 구역은 워드 라인 층과 동일한 재료로 이루어질 수 있다. 도 5b에 도시된 바와 같이, 하나의 예시적인 구현 그룹에서, 복수의 워드 라인(제어 라인)은 교번하는 워드 라인 층과 유전층의 제 1 스택, 교번하는 워드 라인 층과 유전층의 제 2 스택, 및 제 1 스택과 제 2 스택 사이의 본딩 구역을 포함할 수 있다.
도 5c는 도 5b에서의 메모리 블록의 일부분의 도전층의 논리 표현, 예를 들어 SGD0, SGD1, SGD2, SGD3, SGS0, SGS1, SGS2, SGS3, TSWL0, TSWL1, BDWL0, BDWL1 및 워드 라인(WL0 내지 WL127)을 가지는 논리 표현을 도시한다. 위의 도 5a에 대한 설명에 따르면, 일 구현에서, 로컬 상호연결부(506, 507, 508, 509 및 510)는 도전층을 4 개의 구역/핑거(또는 메모리 서브-블록(sub-block))으로 분할하는데, 예를 들어 WL126은 구역(517, 518, 519 및 520)으로 분할된다. 워드 라인 층(WL0 내지 WL95)을 갖기 때문에, 구역은 워드 라인 핑거로 지칭되고, 따라서 워드 라인 층(WL94)은 로컬 상호연결부(506, 507, 508, 509 및 510)에 의해 워드 라인 핑거(517, 518, 519 및 520)로 분할된다. 실제 사용 과정 동안, 구역(517)은 워드 라인 층에 대한 워드 라인 핑거이다. 일 구현에서 동일한 레벨에 대한 4 개의 워드 라인 핑거가 함께 연결된다. 다른 구현에서, 각 워드 라인 핑거는 별도의 워드 라인으로서 동작한다. 드레인 측 선택 게이트 층(SGD0)(최상부 층)은 또한 핑거 또는 선택 라인 핑거라 지칭되는 구역(511, 512, 513 및 514)으로 분할된다. 일 구현에서, 동일한 레벨에 대한 4 개의 선택 라인 핑거가 함께 연결된다. 다른 구현에서, 각각의 선택 라인 핑거는 별도의 워드 라인으로서 동작한다.
도 5d는 수직 열(502)(메모리 홀)의 일부분을 포함하는 도 5b의 구역(521)의 단면도를 도시한다. 일 구현에서 수직 열은 원형이다; 그러나, 다른 구현에서는 다른 형상이 사용될 수 있다. 일 구현에서, 수직 열(502)은 SiO2와 같은 유전체로 이루어지는 내부 코어 층(inner core layer)(522)을 포함할 수 있다. 다른 재료가 또한 사용될 수 있다. 내부 코어 층(522)을 둘러싸는 것은 폴리실리콘 채널(523)이다. 폴리실리콘 이외의 재료가 또한 사용될 수 있다. 채널(523)은 비트 라인 및 소스 라인에 연결된다는 점에 유의해야 한다. 채널(523)을 둘러싸는 것은 터널링(tunneling) 유전체(524)이다. 일 구현에서, 터널링 유전체(524)는 ONO 구조를 갖는다. 터널링 유전체(524)를 둘러싸는 것은 실리콘 질화물과 같은 전하 트랩핑 층(525)이다. 다른 메모리 재료 및 구조가 또한 사용될 수 있다. 본원에 설명된 기술은 임의의 특정 재료 또는 구조에 제한되지 않는다.
도 5d는 유전층(DL139, DL138, DL137, DL136 및 DL135) 및 워드 라인( WL127, WL126, WL125, WL124 및 WL123)을 도시한다. 워드 라인 층의 각각은 블로킹 산화물 층(blocking oxide layer)(528)에 의해 둘러싸인 알루미늄 산화물 층(526)에 의해 둘러싸인 워드 라인 구역(527)을 포함한다. 워드 라인 층과 수직 열의 물리적 상호 작용은 메모리 셀을 형성한다. 따라서, 일 구현에서, 메모리 셀은 채널(523), 터널링 유전체(524), 전하 트랩핑 층(525), 블로킹 산화물 층(528), 알루미늄 산화물 층(526) 및 워드 라인 영역(527)을 포함한다. 예를 들어, 워드 라인 층(WL127) 및 수직 열(502)의 일부분은 메모리 셀(MC1)을 구성한다. 워드 라인 층(WL126) 및 수직 열(502)의 일부분은 메모리 셀(MC2)을 구성한다. 워드 라인 층(WL125) 및 수직 열(502)의 일부분은 메모리 셀(MC3)을 구성한다. 워드 라인 층(WL124) 및 수직 열(502)의 일부분은 메모리 셀(MC4)을 구성한다. 워드 라인 층(WL123) 및 수직 열(502)의 일부분은 메모리 셀(MC5)을 구성한다. 다른 아키텍처에서 메모리 셀은 다른 구조를 가질 수 있다; 그러나 메모리 셀은 여전히 데이터 메모리 셀일 것이다.
메모리 셀이 프로그램될 때, 전자는 메모리 셀과 관련된 전하 트랩핑 층(525)의 일부분에 저장된다. 워드 라인 구역(527)에 대한 적절한 전압에 응답하여, 이들 전자는 터널링 유전체(524)를 통해 채널(523)로부터 전하 트랩핑 층(525)으로 끌려간다. 메모리 셀의 임계 전압(Vth)은 저장된 전하의 양에 비례하여 증가한다. 일 구현에서 프로그래밍은 전자를 전하 트랩핑 층으로 터널링하는 Fowler-Nordheim 터널링에 의해 달성된다. 소거 동작 동안, 전자가 채널로 되돌아오거나 전자와 재결합하도록 홀이 전하 트랩핑층으로 주입된다. 일 구현에서, 게이트-유도 드레인 누설(GIDL)과 같은 물리적 메커니즘을 통해 전하 트랩핑 층으로의 홀 주입을 사용하여 소거가 달성된다.
도 5e는 도 4 내지 도 5d에 도시된 메모리의 일부분의 개략도이다. 도 5e는 전체 블록에 걸쳐 연장되는 물리적 워드 라인(WL0 내지 WL127)을 도시한다. 도 5e의 구조는 비트 라인(505)을 포함하는 도 5a 내지 도 5d의 메모리 블록(400)의 일부분에 대응한다. 이 메모리 블록 내에서, 각각의 비트 라인은 4 개의 NAND 스트링에 연결된다. 드레인 측 선택 라인(SGD0, SGD1, SGD2 및 SGD3)은 4 개의 NAND 스트링 중 어느 것이 연관된 하나 이상의 비트 라인에 연결되는지를 결정하도록 사용된다. 소스 측 선택 라인(SGS0, SGS1, SGS2, SGS3)은 4 개의 NAND 스트링 중 어느 것이 공통 소스 라인에 연결되는지를 결정하도록 사용된다. 블록을 4 개의 메모리 서브-블록(B0, B1, B2, B3)으로 분할하는 것이 또한 고려될 수 있다. 메모리 서브-블록(B0)은 SGD0 및 SGS0에 의해 제어되는 수직 NAND 스트링에 대응하고, 메모리 서브-블록(B1)은 SGD1 및 SGS1에 의해 제어되는 수직 NAND 스트링에 대응하고, 메모리 서브-블록(B2)은 SGD2 및 SGS2에 의해 제어되는 수직 NAND 스트링에 대응하며 및 메모리 서브-블록(B3)은 SGD3 및 SGS3에 의해 제어되는 수직 NAND 스트링에 대응한다.
도 4 내지 도 5e의 예시적인 메모리 시스템은 전하 트랩핑 재료를 가지는 수직 NAND 스트링을 포함하는 3-차원 메모리 구조이지만, 본원에 설명된 기술을 사용한 다른 (2 D 및 3D) 메모리 구조가 또한 사용될 수 있다는 점에 유의해야 한다.
도 3에 기초하여 도시된 메모리 어레이로 리턴하면, 도 6은 도 3에 도시된 메모리 어레이에 기초하여 형성된 판독 및 기록 회로 및 본 발명의 구현에 따라 병렬로 제공되는 메모리 어레이의 판독 및/또는 프로그래밍 페이지(또는 다른 유닛)를 위한 메모리 시스템(60)의 구조의 개략도를 도시한다.
도 6에 도시된 바와 같이, 메모리 시스템(60)은 메모리 디바이스(601) 및 메모리 제어기(602)를 포함하고, 메모리 디바이스(601)는 메모리 어레이(300)(2 차원 또는 3 차원) 및 주변 회로를 포함하고, 주변 회로는 제어 회로(6011), 판독/기록 회로(6012A 및 6012B), 행 디코더(6013A 및 6013B) 및 열 디코더(6014A 및 6014B)를 포함한다. 일부 구현에서, 다양한 주변 회로에 의한 메모리 어레이(300)에 대한 액세스는 메모리 어레이(300)의 반대 측에서 대칭 방식으로 구현되어 각 측에서의 액세스를 먼저 만들고 회로 밀도를 절반으로 감소시킨다. 판독/기록 회로(6012A 및 6012B)는 메모리 어레이(300)의 병렬인 판독 또는 프로그래밍 페이지를 위한 복수의 감지 블록(SB)을 포함한다. 메모리 어레이(300)는 행 디코더(6013A 및 6013B)를 통한 워드 라인에 의해 그리고 열 디코더(6014A 및 6014B)를 통한 비트 라인에 의해 어드레싱될 수 있다. 일부 구현에서, 메모리 어레이(300), 제어 회로(6011), 판독/기록 회로(6012A 및 6012B), 행 디코더(6013A 및 6013B) 및 열 디코더(6014A 및 6014B)는 칩 상에 제조될 수 있고, 여기서 도 6의 중간에서의 점선 상자는 또한 칩을 나타낼 수 있다. 외부 신호 및 데이터는 신호 라인(603)을 통해 호스트와 메모리 제어기(602) 사이에 전달되고, 신호 라인(604)을 통해 메모리 제어기(602)와 칩 사이에 전달된다.
제어 회로(6011)는 메모리 어레이(300)에 대한 저장 동작을 수행하기 위해 판독/기록 회로(6012A 및 6012B)와 협력하도록 구성된다. 제어 회로(6011)는 상태 머신(state machine), 칩 상의 어드레스 디코더 및 전력 제어 모듈(power control module)을 포함하고, 상태 머신은 메모리 동작의 칩-레벨 제어를 제공하도록 구성되고; 칩 상의 어드레스 디코더는 메모리 시스템의 호스트 또는 제어기에 의해 사용되는 어드레스와 행 디코더(6013A 및 6013B) 및 열 디코더(6014A 및 6014B)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공하도록 구성된다. 전력 제어 모듈은 메모리 제어기가 일부 동작을 수행할 때마다 워드 라인 및 비트 라인에 전력과 전압을 제공하도록 구성된다.
상기에 논의된 메모리 시스템에서의 메모리 어레이는 소거, 프로그래밍 및 판독될 수 있다. 성공적인 프로그래밍 프로세스(검증 포함)의 종료시에 적절한 때에, 프로그래밍된 메모리 셀의 임계 전압은 프로그래밍된 메모리 셀의 임계 전압을 위한 하나 이상의 분포 또는 소거된 메모리 셀의 임계 전압을 위한 분포 내에 있어야 한다.
주변 회로와 메모리 어레이(300) 사이의 관계가 상기에 상세히 설명되더라도, 일부 다른 구현에서, 주변 회로 및 메모리 어레이는 또한 아래의 도 7의 구조에 도시될 수 있다. 도 7은 본 발명의 일부 양상에 따른 메모리 어레이 및 주변 회로를 포함하는 예시적인 메모리 디바이스의 블록도를 도시한다.
도 7은 페이지 버퍼(704), 열 디코더(706), 행 디코더(708), 전압 발생기(710), 제어 논리 유닛(712), 레지스터(register)(714) 및 입력/출력(I/ O) 회로(716)를 포함하는 일부 예시적인 주변 회로를 도시한다. 일부 예에서, 도 7에 도시되지 않은 추가 주변 회로가 또한 포함될 수 있음이 이해되어야 한다.
페이지 버퍼(704)는 비트 라인을 통해 메모리 셀 어레이(300)에 연결될 수 있고, 제어 논리 유닛(712)으로부터의 제어 신호에 따라 메모리 어레이(300)로부터 데이터를 판독하고 메모리 어레이(300)에 데이터를 프로그래밍(기록)하도록 구성될 수 있다. 일 예에서, 페이지 버퍼(704)는 메모리 어레이(300)의 하나의 메모리 페이지에 프로그래밍될 프로그래밍된 데이터(기록된 데이터)의 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼(704)는 데이터가 선택된 워드 라인(718)에 결합된 타겟 메모리 셀로 적절하게 프로그램되었음을 검증하도록 비트 라인으로부터의 신호를 감지할 수 있다. 또 다른 예에서, 판독 동작에서, 페이지 버퍼(704)는 또한 메모리 셀에 저장된 데이터 비트를 나타내는 비트 라인으로부터 저전력 신호를 감지할 수 있고, 작은 전압 스윙(small voltage swing)을 식별 가능한 논리 레벨로 증폭할 수 있다. 열 디코더(706)는 제어 논리 유닛(712)에 의해 제어되도록, 그리고 전압 발생기(710)로부터 발생되는 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링을 선택하도록 구성될 수 있다.
행 디코더(708)는 워드 라인을 통해 메모리 어레이(300)에 연결될 수 있고, 행 어드레스에 기초하여 워드 라인을 선택할 수 있다. 행 디코더(708)는 제어 신호에 따라 제어 논리 유닛(712)에 의해 제어되도록, 그리고 메모리 어레이(300)의 메모리 블록을 선택/선택 해제하도록, 및 메모리 블록의 선택된 행을 선택/선택 해제하도록 구성될 수 있다. 행 디코더(708)는 또한 전압 발생기(710)로부터 발생된 워드 라인 전압을 워드 라인에 제공하도록 구성될 수 있다. 일부 구현에서, 행 디코더(708)는 또한 전압 발생기(710)로부터 발생된 SSG 전압 및 DSG 전압을 드라이브 SSG 라인(315) 및 DSG 라인(313)에 제공할 수 있다.
전압 발생기(710)는 제어 논리 유닛(712)에 의해 제어되도록, 그리고 워드 라인 전압(예를 들어, 판독 전압, 프로그래밍 전압, 통과 전압, 검증 전압 등), SSG 전압(선택/선택 해제 전압), DSG 전압(선택/선택 해제 전압), 비트 라인 전압 및 소스 라인 전압 등과 같은 메모리 어레이(300)에 제공되는 다양한 전압을 발생시키도록 구성될 수 있다.
제어 논리 유닛(712)은 상술한 주변 회로 각각에 커플링될 수 있고 각 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(714)는 제어 논리 유닛(712)에 커플링될 수 있고, 각 주변 회로의 동작을 제어하기 위해 상태 정보, 커맨드 오피코드(command opcodes) 및 커맨드 어드레스를 저장하기 위한 상태 레지스터, 커맨드 레지스터 및 어드레스 레지스터를 포함한다. 제어 논리 유닛(712)은 마이크로프로세서, 마이크로컨트롤러(MCU(Microcontroller Unit)라고도 함), 디지털 신호 프로세서(DSP:Digital Signal Processor), 애플리케이션 특정 집적 회로(ASIC: Application Specific Integrated Circuit), 필드 프로그램가능 게이트 어레이(FPGA: Field Programmable Gate Array), 프로그램가능한 논리 디바이스(PLD: programmable logic device), 상태 머신, 게이티드 논리 유닛(gated logic unit), 이산 하드웨어 회로(discrete hardware circuit), 또는 이들의 조합, 및 이하에 상세히 설명되는 다양한 기능을 수행하도록 구성된 다른 적절한 하드웨어, 펌웨어 및/또는 소프트웨어에 의해 구현될 수 있다.
입력/출력 회로(716)는 제어 논리 유닛(712)에 결합될 수 있고, 메모리 제어기(602)로부터 수신된 제어 명령을 버퍼링하고 이를 제어 논리 유닛(712)에 릴레이(relay)할 뿐만 아니라 제어 논리 유닛(712)으로부터 수신된 상태 정보를 버퍼링하고 메모리 제어기에 릴레이하도록 제어 버퍼로서 작동할 수 있다. 입력/출력 회로(716)는 또한 열 디코더(706)에 커플링될 수 있고 데이터를 버퍼링하고 이를 메모리 어레이(300)로 릴레이하거나 메모리 어레이(300)로부터 데이터를 릴레이하거나 버퍼링하도록 데이터 입력/출력 인터페이스 및 데이터 버퍼로서 작동할 수 있다.
도 6 및 도 7은 서로 다른 각도에서의 주변 회로 및 메모리 어레이를 설명하고, 여기서 도 6에서의 제어 회로 및 도 7에서의 제어 논리 유닛은 단지 서로 다른 각도에서 설명된 서로 다른 명칭이며, 둘 다 동일한 효과를 가지며 동일한 구조로서 이해될 수 있음이 주목되어야 한다.
도 8은 임계 전압 대 메모리 셀의 수의 그래프이고, 각각의 메모리 셀이 데이터의 4 비트를 저장할 때 메모리 어레이의 예시적인 임계 전압 분포를 예시한다. 그러나 다른 구현은 데이터의 1 비트를 저장하는 전술한 SLC, 데이터의 2 비트를 저장하는 MLC, 데이터의 3 비트를 저장하는 TLC, 데이터의 5 비트를 저장하는 PLC 등과 같은 메모리 셀 당 다른 데이터 용량을 사용할 수 있다. 1 비트를 초과하는 데이터를 저장하는 메모리 셀은 다중-레벨 셀(MLC)로 칭해진다. 도 8은 16 개의 임계 전압 분포를 도시하고, 16 개의 임계 전압 분포에 대응한다: E(L0이라고도 함),이고 임계 전압은 순차적으로 증가한다. 마찬가지로, 임계 전압 분포(E)는 소거된 데이터 상태에 대응한다; 임계 전압 분포
는 프로그래밍된 데이터 상태에 대응하고, 데이터 상태 N에 대해 데이터 상태 N-1보다 높은 임계 전압을 가지고 데이터 상태 N+1보다 낮은 임계 전압을 가진다. 일부 구현에서, QLC 유형 메모리 셀은 데이터의 4 개 비트를 저장하고, 소거된 메모리 셀은 데이터 1111,
에 프로그래밍된 메모리 셀을 저장할 수 있고, 데이터 상태는 데이터 을 순차적으로 저장할 수 있다. 데이터 상태 N에 대해, 데이터 상태 N은 데이터 상태 N-1보다 높은 임계 전압을 갖고 데이터 상태 N+1보다 낮은 임계 전압을 가진다. 제 1 임계 전압 분포는 소거된 메모리 셀을 나타내는 데이터 상태(L0)에 대응한다. 다른 15 개의 임계 전압 분포는 프로그램된 메모리 셀을 나타내는 데이터 상태 L1 내지 L15에 대응하고 따라서 또한 프로그램된 데이터 상태라 지칭된다. 일부 구현에서, 데이터 상태(L1-L15)는 중첩될 수 있으며, 메모리 제어기(602)는 올바른 데이터가 저장되는지를 식별하도록 오류 정정에 의존한다. 도 8은 또한 메모리 셀로부터 데이터를 판독하기 위한 15 개의 판독 기준 전압 을 도시하고, 특정 판독 프로세스는: 메모리 셀의 임계 전압이 15 개의 판독 기준 전압보다 높거나 낮은지 여부가 주어지면, 메모리 시스템이 메모리 셀의 데이터 상태를 결정할 수 있는 감지 동작을 수행하는 것과 같은 테스팅일 수 있다.
도 8은 또한 검증 타겟 전압으로 지칭될 수 있는 15 개의 검증 기준 전압 을 도시한다. 메모리 셀을 데이터 상태(L1)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 테스트할 것이다. 메모리 셀을 데이터 상태(L2)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 테스트할 것이다. 메모리 셀을 데이터 상태(L3)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 결정할 것이다. 메모리 셀을 데이터 상태(L4)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 테스트할 것이다. 메모리 셀을 데이터 상태(L5)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 테스트할 것이다. 메모리 셀을 데이터 상태(L6)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 테스트할 것이다. 메모리 셀을 데이터 상태(L7)로 프로그래밍할 때, 메모리 시스템은 메모리 셀이 이상의 임계 전압을 가지는지를 테스트하고, 메모리 셀이 로 프로그램되는지를 결정하도록 이상의 임계 전압을 가지는지가 차례로 검증된다. 풀 시퀀스 프로그래밍(full sequence programming)이라 지칭되는 구현에서, 메모리 셀은 소거된 데이터 상태(L0)로부터 임의의 프로그래밍된 데이터 상태(L1-L15)로 직접 프로그래밍될 수 있다. 예를 들어, 프로그래밍되는 메모리 셀의 모집단(population)은 모집단의 모든 메모리 셀이 소거 데이터 상태(L0)에 있도록 먼저 소거될 수 있다. 프로그래밍 프로세스는 데이터 상태
중 하나에 직접 메모리 셀을 프로그래밍하도록 사용된다. 예를 들어, 일부 메모리 셀이 데이터 상태(L0)로부터 데이터 상태(L1)로 프로그래밍되는 동안, 다른 메모리 셀은 데이터 상태(L0)로부터 데이터 상태(L2)로 프로그래밍되고 및/또는 데이터 상태(L0)로부터 데이터 상태(L3)로 프로그래밍되는 등이다. 도 8의 화살표는 풀 시퀀스 프로그래밍을 나타낸다. 풀 시퀀스 프로그래밍에 더하여, 본원에 설명된 기술은 다중레벨 프로그래밍/다중단계(multiphase) 프로그래밍을 포함하지만 이에 제한되지 않는 다른 유형의 프로그래밍과 함께 사용될 수 있다.
도 8의 각각의 임계 전압 분포(데이터 상태)는 메모리 셀에 저장된 데이터 비트의 세트를 위한 미리 결정된(predetermined) 값에 대응한다. 메모리 셀에 프로그래밍된 데이터와 메모리 셀의 임계 전압 레벨 사이의 특정 관계는 메모리 셀에 의해 사용되는 데이터 인코딩 방식에 의존한다. 일 구현에서, 그레이 코드(gray codes)는 메모리의 임계 전압이 그 근처의 물리적 상태로 잘못 시프팅된다면, 하나의 비트만이 영향받도록 하는 임계 전압의 범위로 데이터 값을 할당하도록 사용된다.
일반적으로 검증 및 판독 동작 동안, 선택된 워드 라인은 기준 신호인 전압에 연결되고 그 레벨은 관련된 메모리 셀의 임계 전압이 이 레벨에 도달하였는지를 결정하도록 검증 동작(예를 들어, 도 8의 검증 기준 전압 참조) 또는 각 판독 동작(예를 들어, 도 8의 판독 기준 전압 참조)을 위해 특정된다. 워드 라인에 전압이 인가된 후에, 워드 라인에 인가된 전압에 응답하여 메모리 셀이 턴 온되는지를 결정하도록 메모리 셀의 도전 전류가 측정된다(도전 전류가 존재한다면, 도전 전류의 크기가 측정됨). 도전 전류가 특정 값을 초과하는 것으로 측정된다면 메모리 셀이 턴 온되고 워드 라인에 인가되는 전압이 메모리 셀의 임계 전압을 초과한다고 가정한다. 도전 전류가 특정 값 이상으로 측정되지 않는다면, 메모리 셀이 턴 온되지 않고 워드 라인에 인가되는 전압이 메모리 셀의 임계 전압 이하인 것으로 가정된다. 판독 또는 검증 프로세스 동안, 비선택된 메모리 셀은 이들 메모리 셀이 패스 게이트로서 동작하고 이들 메모리 셀이 프로그래밍되든지 또는 소거되든지 관계없이 전류를 전도시키도록 제어 게이트에서 또한, 바이패스 전압(bypass voltages)이라 지칭되는 하나 이상의 패스 전압을 제공받는다.
판독 또는 검증 동작 동안 메모리 셀의 도전 전류를 측정하는 많은 방법이 있다. 일 예에서, 메모리 셀의 도전 전류는 메모리 셀이 감지 증폭기에서의 전용 커패시터를 방전 또는 충전하는 속도로서 측정된다. 다른 예에서, 선택된 메모리 셀의 도전 전류는 메모리 셀을 포함하는 NAND 스트링이 대응하는 비트 라인을 방전하도록 허용(또는 허용하지 않음)하며, 비트 라인 상의 전압은 방전되었는지를 알아보도록 특정 시간 주기 후에 측정된다. 본원에 설명된 기술은 검증/판독을 위해 기술 분야에 알려진 서로 다른 방법과 함께 사용될 수 있음에 유의해야 한다. 기술 분야에 알려진 다른 판독 및 검증 기술이 또한 사용될 수 있다.
도 9는 프로그래밍을 위해 메모리 디바이스(601)에 의해 수행되는 프로세스의 구현을 설명하는 흐름도이다. 일 예시적 구현에서, 도 9의 프로세스는 상기에 논의된 제어 회로를 사용하는 상태 머신의 지시 하에 메모리 디바이스(601)에서 실행된다. 도 9의 프로세스는 도 8의 풀 시퀀스 프로그래밍 또는 다중-레벨 프로그래밍을 포함하는 다른 프로그래밍 방식을 구현하도록 수행된다. 다중-레벨 프로그래밍을 구현할 때, 도 8의 프로세스는 다중-레벨 프로그래밍 프로세스의 임의의/각 단계를 구현하도록 사용된다.
전형적으로, 프로그래밍 신호(Vpgm)(또한 프로그래밍 전압, 프로그래밍 펄스라 지칭됨)는 도 10에 도시된 바와 같이 프로그래밍 동작 동안 일련의 프로그래밍 전압 펄스로서 제어 게이트(선택된 워드 라인을 통해 인가됨)에 인가된다. 프로그래밍 펄스 사이에는 검증을 수행하도록 검증 펄스(verifying pulses)의 세트가 있다. 일부 구현에서, Vpgm의 크기는 예를 들어 0.2v 내지 0.5v의 범위일 수 있는 미리 결정된 스텝(step) 크기만큼 각각의 연속적인 펄스와 함께 증가한다. 도 9의 단계(901)에서, 프로그래밍 전압(Vpgm)은 시작 진폭, 예를 들어 약 12 V 내지 16 V의 임의의 레벨 또는 다른 적절한 레벨인 시작 진폭으로 초기화되고, 상태 머신에 의해 유지되는 프로그래밍 카운터(PC: programming counter)는 1로 초기화된다. 단계(902)에서, Vpgm의 프로그래밍 펄스가 선택된 워드 라인에 인가된다(선택된 워드 라인은 프로그래밍을 위해 선택된 워드 라인임). 일 구현에서, 동시에 프로그래밍되는 메모리 셀 그룹은 모두 동일한 워드 라인에 연결된다(그 워드 라인은 선택된 워드 라인임). 비선택된 워드 라인은 기술 분야에 알려진 부스트 방식을 수행하도록 예를 들어 약 7 볼트 내지 11 볼트와 같은 하나 이상의 부스트 전압(또는 패스 전압이라 지칭됨)을 수신한다. 일 구현에서, 메모리 셀이 프로그래밍되어야 한다면, 대응하는 비트 라인이 접지된다. 한편, 메모리 셀이 현재 임계 전압을 유지해야 한다면, 대응하는 비트 라인은 프로그래밍을 억제하도록 Vdd, 예를 들어, 1 V 내지 3.5 V에 연결된다. 단계(902)에서, 선택된 워드 라인에 연결된 모든 메모리 셀이 동시에 프로그래밍되도록, 선택된 워드 라인에 연결되는 모든 메모리 셀에 동시에 프로그래밍 전압 펄스가 인가된다. 즉, 동시에 또는 중첩되는 시간 동안(둘 다 동시로 간주됨) 메모리 셀이 프로그래밍된다. 이러한 방식으로, 선택된 워드 라인에 연결된 모든 메모리 셀은 프로그래밍을 억제하도록 로킹(locked)되지 않는 한 동시에 변경된 임계 전압을 가질 것이다.
단계(903)에서, 적절한 검증 기준 전압의 세트를 사용하여 적절한 메모리 셀을 검증하도록 하나 이상의 검증 동작이 수행된다. 일 구현에서, 검증 프로세스는 프로그래밍을 위해 선택된 메모리 셀의 임계 전압이 적절한 검증 기준 전압에 도달했는지를 테스팅함으로써 수행된다.
단계(904)에서, 모든 메모리 셀이 그의 제 1 임계값(통과)에 도달했는지가 결정된다. 만약 그렇다면, 선택된 모든 메모리 셀이 프로그램되었고 그들의 타겟 상태가 검증되기 때문에 프로그래밍 프로세스는 완료되고 성공적이다. 단계(905)에서 "통과"(또는 성공) 상태가 보고된다. 단계(904)에서 모든 메모리 셀이 제1 임계값에 도달하지 않은 것으로 결정되면(실패), 프로그래밍 프로세스는 단계(906)로 계속할 것이다.
단계(906)에서, 시스템은 대응하는 제 1 임계 분포에 도달하지 않은 메모리 셀의 수를 카운트한다. 즉, 시스템은 검증 프로세스가 지금까지 실패한 메모리 셀의 수를 카운트한다. 이 카운팅은 상태 머신, 메모리 제어기(602) 또는 다른 논리 컴포넌트에 의해 이루어질 수 있다. 특정 구현에서 감지 블록의 각각은 대응하는 메모리 셀의 상태(통과/실패)를 저장할 것이다. 일 구현에서, 현재 프로그래밍되고 있고 최종 검증 단계가 실패한 메모리 셀의 총 수를 반영하는 총 카운트가 존재한다. 다른 구현에서는 각 데이터 상태에 대해 별도의 카운트가 유지된다.
단계(907)에서, 단계(906)로부터의 카운트가 미리 결정된 제한이 작거나 같은지 여부가 결정된다. 일 구현에서, 미리 결정된 제한은 메모리 셀의 페이지의 판독 프로세스 동안 오류 정정 코드(ECC)에 의해 정정될 수 있는 비트의 수이다. 실패된 셀의 수가 미리 결정된 제한보다 작거나 같다면, 프로그래밍 프로세스는 중단할 수 있고 단계(905)에서 "통과" 상태를 보고할 수 있다. 이 경우에, 완전히 프로그래밍되지 않은 나머지 적은 메모리 셀이 판독 프로세스 동안 ECC를 사용하여 정정될 수 있도록 충분한 메모리 셀이 올바르게 프로그래밍된다. 일부 구현에서, 단계(906)는 각각의 섹터, 각각의 타겟 데이터 상태 또는 다른 셀을 위한 실패된 셀의 수를 카운트하고, 단계(907)에서 이들 카운트를 개별적으로 또는 집합적으로 하나 이상의 임계값과 비교할 것이다.
일 구현에서, 미리 결정된 제한은 미래의 오류를 설명하도록 판독 프로세스 동안 ECC에 의해 정정될 수 있는 비트의 총 수 미만일 수 있다. 페이지의 모든 메모리 셀 미만의 메모리 셀을 프로그래밍하거나 단 하나의 데이터 상태(또는 모든 상태 미만)의 카운트를 비교할 때, 미리 결정된 제한은 메모리 셀의 페이지의 판독 프로세스 동안 ECC에 의해 정정될 수 있는 (비례하거나 비례하지 않는) 비트의 수의 일부분일 수 있다. 일부 구현에서 이 제한은 미리 결정되지 않는다. 오히려 제한은 페이지를 위해 카운팅된 오류의 수, 수행된 프로그래밍 소거 사이클의 수 또는 다른 기준에 기초하여 변동한다.
실패된 메모리 셀의 수가 미리 결정된 제한보다 적지 않다면, 프로그래밍 프로세스는 단계(908)에서 계속되고 프로그래밍 제한 값(PL)에 대해 프로그래밍 카운터(PC)를 검사한다. 프로그래밍 제한 값은 예를 들어 6, 20 및 30 등을 포함한다; 그러나 다른 값이 사용될 수 있다. 프로그래밍 카운터(PC)가 프로그래밍 제한 값(PL)보다 적지 않으면, 프로그래밍 프로세스는 실패한 것으로 간주되고 단계(910)에서 "실패" 상태가 보고된다. 프로그래밍 카운터(PC)가 프로그래밍 제한 값(PL) 미만이면, 프로세스는 단계(909)에서 계속되며, 그 동안 프로그래밍 카운터(PC)는 1씩 증가하고 프로그래밍 전압(Vpgm)은 다음 진폭으로 스텝핑된다(stepped). 예를 들어, 다음 펄스는 이전 펄스보다 한 스텝 더 큰 진폭, 예를 들어 0.1 볼트 내지 0.4 볼트의 스텝 크기를 가질 것이다. 단계(909) 후에, 프로세스는 단계(902)로 루프 백(loop back)하고, 다른 프로그래밍 펄스가 선택된 워드 라인에 인가되어, 도 9의 프로그래밍 프로세스의 다른 반복이 수행되게 한다(단계( 902 내지 909)).
오류 정정은 (예를 들어, 전자 드리프트(electronic drift), 데이터 보유 문제 또는 다른 현상으로 인해) 프로그래밍 또는 판독할 때 오류가 발생할 수 있고 데이터를 저장할 때 오류가 발생할 수 있기 때문에 데이터 프로그래밍과 함께 사용된다. 메모리 시스템은 전형적으로 데이터를 손상으로부터 보호하도록 오류 정정 코드(ECC)를 사용한다. 많은 ECC 인코딩 방식이 기술 분야에 잘 알려져 있다. 이러한 오류 정정 코드는 플래시(및 기타 비-휘발성) 메모리를 포함하는 대용량 메모리에서 특히 유용한데, 이러한 인코딩 방식은 제조 수율 및 장치 신뢰성에 상당한 영향을 제공할 수 있어 프로그래밍 불가하거나 결함이 있는 유닛을 가지는 디바이스를 이용가능하게 만들 수 있기 때문이다. 물론, 수율 절감과 코드 비트를 저장하도록 추가 메모리 셀을 제공하는 비용(즉, 인코딩 "속도") 사이에는 트레이드오프가 존재한다. 따라서 일부 ECC 코드는 다른 ECC 코드보다 플래시 메모리 디바이스를 위해 더 적합하다. 일반적으로 플래시 메모리 디바이스를 위한 ECC 코드는 (1/2만큼 낮은 인코딩 속도를 가질 수 있는) 데이터 통신 애플리케이션에 사용되는 코드보다 높은 인코딩 속도(즉, 코드 비트/데이터 비트의 더 낮은 비)를 가지는 경향이 있다. 플래시 메모리 스토리지 디바이스와 함께 공통으로 사용되는 잘 알려진 ECC 코드의 예는 리드-솔로몬(Reed-Solomon) 코드, 다른 BCH 코드, 해밍(Hamming) 코드 등을 포함한다. 때때로 플래시 메모리 스토리지 디바이스와 함께 사용되는 오류 정정 코드는 최종 코드워드의 데이터 부분이 인코딩되는 실제 데이터에서 변경되지 않으며 코드 또는 패리티 비트가 데이터 비트에 추가되어 완전한 코드워드를 형성한다는 점에서 "계통적(systematic)"이다.
주어진 오류 정정 코드를 위한 특정 파라미터는 코드의 유형, 코드워드가 도출되는 실제 데이터의 블록의 크기 및 인코딩 후의 코드워드의 총 길이를 포함한다. 예를 들어, 512-바이트(4096-비트) 데이터 섹터에 인가되는 전형적인 BCH 코드는 최소 60 ECC 또는 패리티 비트가 사용된다면 최대 4 개의 잘못된 비트를 정정할 수 있다. 리드-솔로몬 코드는 BCH 코드의 서브세트이고 오류 정정을 위해 공통으로 사용된다. 예를 들어, 전형적인 리드-솔로몬 코드는 약 72 ECC 비트를 사용하여 512-바이트 데이터 섹터에서 최대 4 개의 오류를 정정할 수 있다. 플래시 메모리의 경우에, 오류 정정 코딩은 시간이 지남에 따라 플래시 메모리의 제조 수율과 신뢰성에서의 상당한 개선을 제공한다.
일부 구현에서, 메모리 제어기(602)는 비휘발성 메모리에 저장되는 정보 비트라 지칭되는 호스트 데이터(또한 사용자 데이터 또는 메모리 시스템 외부의 엔티티로부터의 데이터라 지칭됨)를 수신한다. 정보 비트는 행렬 으로 표현된다(2 비트는 예시 목적일 뿐이며 많은 구현에는 2 비트보다 긴 코드워드를 가지는 것을 주목함). (상기 또는 이하에 언급되는 임의의 프로세스와 같은) 오류 정정 인코딩 프로세스는 메모리 제어기(602)의 ECC 엔진에 의해 구현되며, 여기서 패리티 비트는 행렬 또는 코드워드 에 의해 표현되는 데이터를 제공하도록 정보 비트에 추가되며, 이는 2 개의 패리티 비트가 데이터 비트에 추가되었음을 나타낸다. 보다 정교한 방식으로 입력 데이터를 출력 데이터에 매핑하기 위한 다른 기술이 사용될 수 있다. 예를 들어 갈라저(Gallager) 코드라 지칭되는 저밀도 패리티 검사(LDPC: Low Density Parity Check) 코드가 사용될 수 있다. 일 구현에서, 그와 같은 LDPC 코드는 일반적으로 복수의 메모리 엘리먼트에 걸쳐 인코딩된 복수의 페이지에 (예를 들어, ECC 엔진에 의해) 인가되지만, 복수의 페이지에 걸쳐 인가되어야 하는 것은 아니다. 데이터 비트는 v에 대응하는 하나 이상의 프로그래밍된 상태로 하나 이상의 메모리 셀을 프로그래밍함으로써 논리 페이지에 매핑되고 메모리 어레이에 저장될 수 있다.
일 구현에서, 메모리 셀의 임계 전압을 프로그래밍 데이터 상태 L1 내지 L15 중 하나로 상승시키도록 프로그래밍이 사용된다. 소거는 메모리 셀의 임계 전압을 소거된 데이터 상태(L0)로 낮추도록 사용된다.
일부 메모리 디바이스에서 메모리 셀을 소거하기 위한 일 기술은 NAND 채널을 충전하도록 p-웰(또는 다른 유형) 기판을 고전압으로 바이어스하는 것이다. 비-휘발성 메모리 엘리먼트(메모리 셀)를 소거하도록 NAND 채널을 고전압으로 유지하면서 메모리 셀의 제어 게이트에 소거-인에이블된(erase-enabled) 전압이 인가된다. 메모리 셀을 소거하는 다른 방법은 NAND 스트링 채널을 충전하도록 게이트-유도된 드레인 누설(GIDL) 전류를 발생시키는 것이다. 메모리 셀을 소거하도록 스트링 채널 전위를 유지하면서 메모리 셀의 제어 게이트에 소거-인에이블된 전압이 인가된다.
일 구현에서, 전자-홀 쌍은 게이트-유도된 드레인 누설(GIDL) 전류를 생산하도록 선택 트랜지스터에서 드레인과 게이트 사이의 전압 차이에 의해 야기되는 대역-대-대역 터널링(band-to-band tunneling)의 효과에 의해 발생된다. 일 구현에서, GIDL 전류는 일 유형의 캐리어(예를 들어, 홀)가 주로 NAND 채널로 이동하게 하여 채널의 전위를 높일 수 있다. 다른 유형의 캐리어, 예를 들어 전자는 비트 라인 방향 또는 소스 라인 방향으로 전계에 의해 채널로부터 추출된다. 소거 동안, 메모리 셀의 임계 전압을 낮추도록 홀은 채널에서 메모리 셀의 전하 스토리지 구역으로 터널링할 수 있고 그 내부의 전자와 재결합할 수 있다.
그 안에서, GIDL 전류는 NAND 스트링의 어느 한 쪽 단부에 발생될 수 있는데, 예를 들어, 비트 라인에 연결된 선택 트랜지스터(예를 들어, 드레인 측 선택 트랜지스터)의 두 단자 사이의 전압 차이는 제 1 GIDL 전류를 발생시킬 수 있다; 다른 예로, 소스 라인에 연결된 선택 트랜지스터(예를 들어, 소스 측 선택 트랜지스터)의 두 단자 사이의 전압 차이는 제 2 GIDL 전류를 발생시킬 수 있다. NAND 스트링의 한쪽 단부에서만의 GIDL 전류에 기초하여 소거하는 것은 일-측 GIDL 소거라 칭해진다. NAND 스트링의 양쪽 단부에 있는 GIDL 전류에 기초하여 소거하는 것은 2-측 GIDL 소거라 칭해진다. 선택된 워드라인을 프로그래밍할 때, 선택된 워드라인에 인가되는 전압(프로그래밍 전압(Vpgm)이 인가됨)은 비선택된 워드 라인, 최상부 더미 워드 라인 및 바닥 더미 워드 라인에 인가되는 전압(통과 전압(Vpass)이 인가됨)과 서로 다르고, 일반적으로 Vpgm이 Vpass 이상인 것이 주목되어야 한다.
연구 후에, 3D 메모리 디바이스에서, 근처의 워드 라인이 서로 다른 전압으로 인가되거나 서로 다른 프로그래밍 상태에 있을 수 있기 때문에, 근처의 워드 라인 사이의 최종 전위 차이는 낮은-전위 워드 라인으로부터 높은-전위 워드 라인으로 주입되는 핫 캐리어를 생산할 것이고, 이는 높은 전위 워드 라인에 커플링된 메모리 셀의 임계 전압을 증가하게 하며, 이 현상은 핫 캐리어 주입 효과라 칭해지는 것이 발견되었다.
예를 들어, 128 개의 워드 라인 층(워드 라인 번호는 순차적으로 바닥에서 최상부로 워드 라인 이고, 여기서 N은 1 이상의 정수임)을 가지는 3D NAND에서, 워드 라인(WL3 내지 WL127)에 커플링된 메모리 셀의 프로그래밍 동안 상술한 핫 캐리어 주입의 현상은 특히 워드 라인(WL2)과 워드 라인(WL1) 사이에서 중요하다. 이러한 핫 캐리어 주입 효과의 영향으로 워드 라인(WL1)에 커플링된 메모리 셀의 소거 상태에 대응하는 임계 전압은 포지티브 방향(일반적으로 소거 상태에 대응하는 임계 전압은 네거티브임)을 향해 드리프트할 것이며, 이에 의해 워드 라인(WL1)에 커플링된 메모리 셀에 대응하는 제 1 판독가능 분포가 영향을 받을 것이다.
제 1 판독가능 분포는 제 1 프로그래밍 데이터 상태에 대응하는 임계 전압 분포와 워드 라인(WL1)에 커플링된 메모리 셀의 소거 상태에 대응하는 임계 전압 분포 사이의 전압 간격을 지칭할 수 있고, 이는 소거된 상태에서 메모리 셀에 대한 데이터를 판독하도록 사용될 수 있고, 이 전압 간격은 또한 도 8에 도시된 바와 같이 E0라 칭해질 수 있고, QLC 유형 메모리 셀에서 데이터 상태(L0)에 대응하는 임계 전압 분포의 하부 테일(lower tail)과 전압(Vr1) 사이의 전압 간격은 제 1 판독가능 분포(E0)인 것이 주목되어야 한다. 당업자는 QLC 유형 메모리 셀을 위해, 매 2 개의 근처의 데이터 상태 사이에 2 개의 판독가능 분포가 존재하고, 이전의 판독가능 분포는 이전 데이터 상태에서의 메모리 셀에 대한 데이터를 판독하도록 사용되며, 이후의 판독 가능 분포는 이후의 데이터 상태에서의 메모리 셀에 대한 데이터를 판독하도록 사용된다. 예를 들어, 데이터 상태(L0)와 데이터 상태(L1) 사이의 판독가능 분포는 E0 및 E1을 포함하고, 여기서 E0은 또한 전술한 제 1 판독가능 분포이고, E1은 전압(Vr1)과 데이터 상태(L1)에 대응하는 임계 전압 분포의 상부 테일(upper tail) 사이의 전압 간격이다. 일부 구현에서, QLC 유형 메모리 셀을 위해, 총 판독 가능 분포는 , 총 30 개의 판독가능 분포를 포함할 수 있으며, 이는 다음과 같이 기록될 수 있다: .
상술한 상황에서, 특히 워드 라인(WL1)에 커플링되는 메모리 셀 및 WL1 위의 워드 라인에 커플링된 메모리 셀을 위해 QLC가 사용될 때, WL3 내지 WL127에 커플링된 메모리 셀의 프로그래밍 동안, 워드 라인(WL2)으로부터 워드 라인(WL1)에 주입되는 핫 캐리어는 WL1에 커플링되고 최저 데이터 상태(L0)에 있는 메모리 셀과 WL2에 커플링되고 최고 데이터 상태(L15)에 있는 메모리 셀 사이에 존재하는 전위 차이로 인해 발생된다. 핫 캐리어 주입 효과의 영향으로, 워드 라인(WL1)에 연결되고 가장 낮은 데이터 상태(L0)에 있는 메모리 셀의 임계 전압이 포지티브 방향을 향해 시프트하여 워드 라인(WL1)에 커플링되고 비-선택된 스트링에서의 메모리 셀에 대응하는 제 1 판독가능 분포(E0)의 손실이 상대적으로 심각하다.
상기 기술적 문제를 해결하기 위해, 도 11에 도시된 바와 같이, 본 발명의 구현은 메모리 디바이스(601)를 제공하고, 메모리 디바이스(601)는:
메모리 어레이(300)를 포함하고, 메모리 어레이는 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀, 복수의 메모리 셀 및 바닥 더미 셀을 포함하고; 최상부 더미 셀은 비트 라인에 연결되고, 바닥 더미 셀은 소스 라인에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며; 및
메모리 어레이에 커플링되고 메모리 어레이를 제어하도록 사용되는 제어 회로(6011)를 포함하고,
제어 회로(6011)는:
비사용 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제1 평균 값을 결정하도록;
제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하도록;
제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하도록 구성되고, 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인 근처의 비-에지 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 비-에지 워드 라인은 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 선택된 비-에지 워드 라인은 에지 워드 라인 근처에 있지 않다.
전술한 도 1 내지 도 7에 설명된 메모리 디바이스는 메모리 디바이스에 포함되는 메모리 셀 스트링, 메모리 블록, 메모리 서브-블록, 워드 라인, 비트 라인 등 간의 연결 관계의 일부 및 동작 원리의 일부를 예시하기 위해 사용된 것일 뿐, 본 개시를 한정하기 위해 사용되지 않는 것이 주목되어야 한다. 즉, 본 발명의 구현에 설명되는 메모리 디바이스(601)는 도 1 내지 도 7에서 설명된 구조일 수 있거나, 또는 유사한 기능을 가지는 다른 구현의 구조일 수 있다. 일부 구현에서, 복수의 워드 라인은 모두 제 1 스택에 포함될 수 있고; 제 1 스택은 워드 라인과 교번하여 배치된 유전층을 더 포함할 수 있는데, 즉, 제 1 스택은 워드 라인과 유전층이 교번하여 배치된 것일 수 있다. 일부 구현에서, 복수의 워드 라인을 위해 사용되는 재료는 상술한 워드 라인 재료 중 임의의 것일 수 있고, 유전층을 위해 사용되는 재료는 상술한 유전층을 위해 사용되는 재료 중 임의의 것일 수 있다.
일부 구현에서, 전술한 설명에 기초하여, 유전층과 혼합된 복수의 워드 라인 층을 에칭하는 것은 비용이 많이 들고 및/또는 도전과제이기 때문에, 이러한 부담을 완화하기 위해, 본 발명의 구현에 의해 제공되는 메모리 디바이스는 또한 제 1 스택 및 제 2 스택에 복수의 워드 라인을 포함할 수 있고, 본딩 구역을 이용하여 제 1 스택 및 제 2 스택을 연결할 수 있고, 본딩 구역의 재료는 워드 라인을 위해 사용되는 재료와 동일할 수 있다. 일부 구현에서, 제 1 스택에서의 워드 라인의 넘버링은 제 2 스택에서의 워드 라인의 넘버링보다 적다. 일부 구현에서, 제1 스택에서의 워드 라인의 넘버링은 제 2 스택에서의 워드 라인의 넘버링보다 크다.
일부 구현에서, 본 발명의 구현에 따라 제공되는 메모리 디바이스에서의 선택된 비-에지 워드 라인은 제 1 스택 또는 제 2 스택에 있을 수 있다.
일부 구현에서, 본 발명의 구현에 따라 제공되는 메모리 디바이스에서의 메모리 어레이는 3-차원 NAND 메모리 어레이일 수 있거나, 다른 3D 메모리 어레이일 수 있다.
상술한 기술 솔루션에서, 에지 워드 라인과 비-에지 워드 라인의 분할은 정적이지 않으며, 둘은 상대적인 개념이다. 즉, 서로 다른 메모리 디바이스(601)를 위해, 정의된 에지 워드 라인 및 비-에지 워드 라인은 서로 다르다. 일부 구현에서, 에지 워드 라인과 비에지 워드 라인을 정의하는 방법은 (E0의 손실에 의해 결정되는) 메모리 디바이스에서의 워드 라인 사이에의 핫 캐리어 주입 영향의 심각도에 의존한다. 결정 방식은 다음과 같을 수 있다: 핫 캐리어 주입에 의해 상대적으로 심각한 영향을 받는 워드 라인 및 그 아래의 워드 라인은 에지 워드 라인으로서 정의된다; 핫 캐리어 주입에 의해 심각하게 영향을 받지 않는 워드 라인 및 그 위의 워드 라인은 비-에지 워드 라인으로서 정의된다. 예를 들어, 일부 메모리 디바이스(601)에서, 에지 워드 라인이 (도 5b에 도시된 구조의 메모리 어레이를 가지는) WL0 및 WL1을 포함하고, 이때 비-에지 워드 라인은 WL2 및 그 위의 워드 라인을 포함하도록 정의된다. 다른 예에서, 일부 메모리 디바이스(601)에 정의된 에지 워드 라인은 WL0, WL1 및 WL2를 포함하고, 이 때 비-에지 워드 라인은 WL3 및 그 위의 워드 라인을 포함한다.
여기서, 비사용된 메모리 블록은 새로운 메모리 블록이 처음으로 프로그래밍되기 전에 바닥 더미 셀의 대응하는 임계 전압이 설정되었고, 이후에 메모리 블록이 프로그래밍될 때, 바닥 더미 셀에 대한 임계 전압은 일반적으로 변경되지 않기 때문에, 사용된 적이 없는 새로운 메모리 블록을 지칭할 수 있다. 따라서, 본 발명의 구현은 한 번도 사용된 적이 없는 새로운 메모리 블록을 위한 바닥 더미 셀에 대한 임계 전압을 수정할 수 있는 메모리 디바이스를 제공한다. 바닥 더미 셀의 임계 전압의 제 1 평균값은 바닥 더미 워드 라인에 대한 모든 바닥 더미 셀의 임계 전압의 평균 값을 지칭할 수 있다. 당업자는 실제 적용 과정 동안, 바닥 더미 워드 라인에 대해 커플링되는 수개, 수십 또는 수만의 바닥 더미 셀이 존재하고, 각각의 바닥 더미 셀이 자신의 임계 전압을 가지고, 이렇게 많은 바닥 더미 셀의 임계 전압이 더해진 다음 바닥 더미 셀의 총 수로 나누어, 바닥 더미 셀의 임계 전압의 제 1 평균 값이 획득될 수 있다. 도 12를 참조하면, 도 12에서 가로축은 임계 전압이고 세로축은 바닥 더미 셀의 수이다. 메모리 셀은 본질적으로 사용자 데이터를 저장하기 위한 전술한 트랜지스터이고, 바닥 더미 셀은 본질적으로 전술한 바닥 더미 트랜지스터이며, 최상부 더미 셀은 본질적으로 전술한 최상부 더미 트랜지스터라는 것이 주목되어야 한다.
따라서, 상기 기술 솔루션은 바닥 더미 워드 라인에 커플링되고 사용된 적이 없는 새로운 메모리 블록에 포함된 바닥 더미 셀에 대한 임계 전압의 제 1 평균 값을 검출하고 그 차이를 획득함으로써 제 1 평균 값을 제 1 기준 값과 비교하는 것으로 이해될 수 있다; 그 후에 이 차이 값에 기초하여, 제 1 임계값 하에서, 바닥 더미 셀이 제 1 임계값(즉, 제 1 임계값)으로 프로그래밍되는지를 판단하고, 복수의 워드 라인 중 선택된 비-에지 워드 라인에 커플링되는 메모리 셀이 프로그래밍될 때, 에지 워드 라인과 근처의 비-에지 워드 라인 사이의 전위 차이가 감소되어, HCI 유형 프로그램 방해가 회피될 수 있다.
예를 들어, 도 5b에 도시된 구조의 메모리 어레이를 예로 들어, 에지 워드 라인이 워드 라인(WL0 및 WL1)을 포함할 때, 비-에지 워드 라인은 워드 라인(WL2) 이상을 포함하고, 워드 라인(WL1) 이상에 커플링되는 메모리 셀은 QLC 유형 메모리 셀이며, 본 발명의 구현에 따라 제공되는 메모리 디바이스는, 비-에지 워드 라인(WL3) 및 임의의 그 위의 워드 라인(선택된 비-에지 워드 라인)에 커플링된 메모리 셀을 프로그래밍할 때, WL2(에지 워드 라인 근처의 비-에지 워드 라인)과 워드 라인(WL1)(비-에지 워드 라인 근처의 에지 워드 라인) 사이의 전위 차이를 Vpass가 인가된 후에 감소되게 할 수 있어, 워드 라인(WL1)에 커플링되는 비선택된 스트링의 메모리 셀의 제 1 판독 분포(E0)에 대한 영향을 감소시킨다.
여기서, 제 1 기준 값은 메모리 디바이스에서의 동작에 의해 영향을 받지 않는 임계 전압일 수 있고, 여기서 동작은 프로그래밍, 판독, 소거 등과 같은 메모리 디바이스에 대한 임의의 동작일 수 있다.
일 구현으로서, 제 1 기준 값은 메모리 블록에서의 최상부 더미 셀의 임계 전압의 제 2 평균 값이다.
본원에서 최상부 더미 셀의 임계 전압의 제 2 평균 값을 계산하는 방식은 상술한 제1 임계 전압의 제1 평균 값을 계산하는 방식과 유사하므로 본원에서 반복 설명되지 않을 것이다.
이에 기초하여, 일부 구현에서, 제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀들이 프로그래밍될 때 차이 값에 기초한 판단 단계는:
차이 값이 제 2 기준 값 미만일 때, 제 1 평균값이 제 1 임계값에 도달하도록 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 한다고 판정하는 단계를 포함하고, 제 1 임계값과 제 1 기준값 사이의 차이 값은 제 2 기준 값 이상이고;
제 1 평균 값과 제 1 기준 값 사이의 차이 값이 제 2 기준 값 이상일 때, 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없다고 판정하는 단계를 포함한다.
여기서, 제 1 기준 값이 제 2 평균 값으로 지칭되는, 최상부 더미 워드 라인에 커플링되는 최상부 더미 셀에 대한 임계 전압의 평균 값일 때, 차이 값이 제 2 기준 값 미만일 때, 바닥 더미 셀은 바닥 더미 셀의 임계 전압의 제 1 평균 값이 제 1 임계 값에 도달하고, 제 1 임계값과 제 1 기준 값의 차이 값이 제 2 기준 값 이상이 되도록 프로그래밍되어야 하는데, 즉, 바닥 더미 셀에 대한 임계 전압이 상승되고, 제 1 기준 값으로부터의 차이 값이 다른 제 2 기준 값 이상인 것이 설명된다. 제 1 평균 값과 제 1 기준 값의 차이 값이 제 2 기준 값 이상일 때, 바닥 더미 셀의 임계 전압의 제 1 평균 값이 제 1 임계 값에 도달하도록 바닥 더미 셀을 프로그램할 필요가 없다. 일부 구현에서, 제 2 기준 값은 실제 메모리 어레이의 유형 및 사용된 칩의 모델에 따라 결정될 수 있으며, 예를 들어, 제 2 기준 값은 1 볼트(V), 0.5 V 등일 수 있다.
실제 적용 과정 동안, 제 2 평균 값은 0 볼트, 즉 제 1 기준 값은 0 볼트(V)일 수 있다. 이 경우, 제 1 평균 값이 제 1 임계 값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그램되어야 할 때의 차이 값에 기초한 판단 단계는:
차이 값이 제 1 기준 값 이하일 때, 제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 한다고 판정하는 단계를 포함하고, 상기 제 1 임계값은 상기 제 1 기준값을 초과하고; 및
상기 차이 값이 상기 제 1 기준 값을 초과할 때, 상기 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없다고 판정하는 단계를 포함할 수 있다.
제 1 임계 값은 실제 메모리 어레이의 유형 및 사용된 칩의 모델에 따라 결정될 수 있는데, 예를 들어, 제 1 임계값은 0.5 볼트(V), 1V 등일 수 있으며, 제 1 임계값이 높을수록 HCI 유형 프로그램 교란을 방지할 가능성이 더 낮아지는 것이 주목되어야 한다. 제 1 임계값은 또한 바닥 더미 워드 라인에 연결된 바닥 더미 셀의 임계 전압의 평균 값임이 이해되어야 한다.
상술한 바에 따르면, 바닥 더미 셀의 설정은 한 번도 사용하지 않은 새로운 비사용 메모리 블록에서의 워드 라인(WL0 내지 WLN-1)에 커플링된 메모리 셀을 프로그래밍하기 전에 수행될 수 있다. 그 후에, 이에 기초하여, 일부 구현에서, 제어 회로는: 선택된 메모리 셀 스트링에서의 선택된 비에지 워드 라인에 커플링되는 메모리 셀을 프로그래밍할 때, 제 1 통과 전압을 복수의 워드 라인 중 에지 워드 라인에 인가하고 제 2 통과 전압을 에지 워드 라인 근처의 비-에지 워드 라인에 인가하도록 더 구성되며, 제 1 통과 전압은 제 2 통과 전압보다 작다.
본원에 설명된 기술 솔루션은: 바닥 더미 셀의 임계 전압의 제 1 평균 값이 제 1 임계값에 도달한 후, 제 1 통과 전압을 복수의 워드 라인 중 에지 워드 라인에 인가하고 제 2 통과 전압을 에지 워드 라인 근처의 비-에지 워드 라인에 인가함으로써 이루어지고, 제 1 통과 전압은 제 2 통과 전압 이하이므로, 에지 워드 라인과 근처의 비-에지 워드 라인 사이에 존재하는 전위 차이가 더 감소되고, 차례로 비-에지 워드 라인 근처의 에지 워드 라인(예를 들어, 워드 라인 WL1)에 커플링되는 메모리 셀의 E0에 대한 영향을 감소시키는 것이 주목되어야 한다.
예를 들어, 도 5b에 도시된 구조의 메모리 어레이를 예로 들면, 에지 워드 라인이 워드 라인(WL0 및 WL1)을 포함할 때, 비-에지 워드 라인은 워드 라인(WL2) 및 그 위를 포함하고, 워드 라인(WL1) 및 그 위의 워드 라인에 커플링되는 메모리 셀은 QLC 유형의 메모리 셀이고, 본 발명의 구현에 따라 제공되는 메모리 디바이스는, 바닥 더미 셀의 임계 전압의 제 1 평균 값이 제 1 임계값에 도달하도록 바닥 더미 셀의 임계 전압을 프로그래밍한 후에, 비-에지 워드 라인(WL3) 및 그 위의 임의의 워드 라인에 커플링되는 메모리 셀을 프로그래밍할 때, 제 1 통과 전압이 워드 라인(WL0 및 WL1)에 인가될 수 있고 제 2 통과 전압이 워드 라인(WL2)에 인가될 수 있어, 워드 라인(WL2)과 워드 라인(WL1) 사이의 전위 차이가 감소되고, 그에 의해 워드 라인(WL1)에 커플링되는 비선택된 스트링의 메모리 셀의 제 1 판독 분포에 대한 영향을 감소시킨다. 상세한 것은 도시된 도 13을 참조한다.
일부 구현에서, 에지 워드 라인의 각각에 인가되는 제 1 패스 전압은 서로 다를 수 있다.
예를 들어, 전술한 에지 워드 라인(WL0 및 WL1)을 위해, 워드 라인(WL0)에 인가되는 제 1 통과 전압은 워드 라인(WL1)에 인가되는 제 1 통과 전압과 다르지만, 둘 다 제 2 통과 전압보다 작다. 즉, 제 1 통과 전압은 제 2 통과 전압보다 작은 전압 값의 세트일 수 있다. 일부 구현에서, 에지 워드 라인 사이에 존재하는 전위 차이를 감소시키기 위해, 에지 워드 라인이 기판에 가까울수록, 예를 들어 전술한 에지 워드 라인(WL0 및 WL1)에 대해 인가되는 제 1 통과 전압이 더 작아지고, 워드 라인(WL0)에 대해 인가되는 제 1 통과 전압은 워드 라인(WL1)에 대해 인가되는 제 1 통과 전압보다 작다.
일부 구현에서, 복수의 워드 라인이 워드 라인( )으로서 소스 라인으로부터 순차적으로 넘버링될 때, 제어 회로는: 에지 워드 라인이 워드 라인(WL0) 및 워드 라인(WL1)을 포함하고 선택된 비-에지 워드 라인이 워드 라인(WLn)인 때에, 제 2 통과 전압을 비선택된 비-에지 워드 라인(WL2) 내지 워드 라인(WLm)에 인가하고 제 3 통과 전압을 비선택된 비-에지 워드 라인(WLn-1) 내지 워드 라인(WLm)에 인가하도록 더 구성되고, n은 17 이상이고 m은 15 이하이다.
상기 내용은 비-에지 워드 라인(WL17)과 그 위의 워드 라인에 커플링되는 메모리 셀을 프로그래밍할 때 다른 비-에지 워드 라인 사이에 인가되는 통과 전압에 의해 야기되는 프로그램 방해를 감소시키기 위한 것임이 주목되어야 한다.
일부 구현에서, 제 3 통과 전압은 제 1 통과 전압 및 제 2 통과 전압과 서로 다른 전압 값의 세트를 포함한다.
제 3 통과 전압은 제 1 통과 전압 및 제 2 통과 전압과 서로 다른 전압 값의 세트일 수 있는데, 즉, 특정 메모리 디바이스에 따라 비선택된 비-에지 워드 라인(WLn-4)으로부터 워드 라인(WLm)까지의 워드 라인에 서로 다른 통과 전압이 인가되는 것이 주목되어야 한다.
메모리 디바이스가 3D NAND 메모리 디바이스일 때, 부분적으로 판독 및 기록 속도를 보장하기 위해 일부 구현에서, 워드 라인(WL0)에 커플링되는 메모리 셀은 단일-레벨 셀 SLC 메모리 셀, 다중-레벨 셀 MLC 메모리 셀 또는 3-레벨 셀 TLC 메모리 셀 중 하나이며, 나머지 워드 라인에 연결된 메모리 셀은 4-레벨 셀 QLC 메모리 셀이다. 일부 다른 구현에서, 스토리지 용량을 보장하기 위해, 복수의 워드 라인에 커플링되는 각각의 메모리 셀은 다중-레벨 셀 MCL 메모리 셀, TLC 메모리 셀, QLC 메모리 셀 또는 5-레벨 셀 PLC 메모리 셀 중 하나로서 구성된다. 이는 예시 설정 방법의 일부일 뿐이며 구체적인 설정은 고객 요건에 따라 결정될 수 있다.
본 발명의 일 구현에 따라 제공되는 메모리 디바이스에서, 메모리 디바이스에서의 바닥 더미 워드 라인에 커플링된 바닥 더미 셀의 임계 전압을 기준 값과 비교함으로써, 메모리 디바이스에서의 바닥 더미 워드 라인에 커플링되는 바닥 더미 셀의 임계 전압이, 에지 워드 라인(예를 들어, 워드 라인(WL1))과 근처의 비-에지 워드 라인(예를 들어, 워드 라인(WL2)) 사이의 전위 차이가 감소되어, 비-에지 워드 라인(예를 들어, 워드 라인(WL3))의 프로그래밍 동안 에지 워드 라인(예를 들어, 워드 라인(WL1)에 대한 HCI 유형 방해를 감소시키며, 따라서 판독 윈도우 마진에 대한 영향을 감소시키는 목표 값(즉, 제 1 임계값)으로 프로그래밍되어야 하는지가 판단된다.
전술한 동일한 발명 개념으로, 도 14에 도시된 바와 같이, 본 발명은 또한 메모리 디바이스의 동작 방법을 제공하며, 상기 메모리 디바이스는 메모리 어레이를 포함하고, 상기 메모리 어레이는 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀, 복수의 메모리 셀 및 바닥 더미 셀을 포함하고, 최상부 더미 셀은 비트 라인에 연결되고, 바닥 더미 셀은 소스 라인에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며, 동작 방법은:
S1401: 비사용 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제 1 평균 값을 결정하는 단계;
S1402: 제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하는 단계;
S1403: 제 1 평균 값이 제 1 임계값에 도달하도록 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하는 단계를 포함하고,
제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인 근처의 비-에지 워드 라인 사이의 전위 차이가 감소되게 하도록 사용되고, 상기 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 상기 비-에지 워드 라인은 상기 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 상기 선택된 비-에지 워드 라인은 상기 에지 워드 라인 근처에 있지 않다.
일부 구현에서, 제 1 기준 값은 메모리 블록에서의 최상부 더미 셀의 임계 전압의 제 2 평균 값이다.
일부 구현에서, 메모리 블록에서의 바닥 더미 셀이 제 1 평균 값이 제 1 임계값에 도달하도록 프로그래밍될 때 차이 값에 기초한 판단 단계는:
차이 값이 제 2 기준 값 미만일 때, 제 1 평균 값이 제 1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 하는 것으로 판정하는 단계를 포함하고, 제 1 임계 값과 제 1 기준 값 사이의 차이 값은 제 2 기준 값 이상이고;
제 1 평균 값과 제 1 기준 값 사이의 차이 값이 제 1 기준 값 이상일 때, 메모리 블록에서의 바닥 더미 셀이 프로그래밍될 필요가 없는 것으로 판정하는 단계를 포함한다.
일부 구현에서, 제 2 평균 값은 0 볼트이다.
일부 구현에서, 메모리 블록에서의 바닥 더미 셀은 제 1 평균 값이 제 1 임계값에 도달하도록 프로그래밍되어야 할 때의 차이 값에 기초한 판단 단계는:
차이 값이 제 1 기준 값 이하일 때, 메모리 블록에서의 바닥 더미 셀은 제 1 평균 값이 제 1 임계값에 도달하도록 프로그래밍되어야 하는 것으로 판정하는 단계를 포함하고, 제 1 임계값은 제 1 기준 값을 초과하고;
차이 값이 제 1 기준 값을 초과할 때, 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없는 것으로 판정하는 단계를 포함한다.
일부 구현에서, 동작 방법은:
선택된 메모리 셀 스트링에서의 그리고 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때, 복수의 워드 라인 중 에지 워드 라인에 제 1 통과 전압을 인가하고 에지 워드라인 근처의 비-에지 워드 라인에 제 2 통과 전압을 인가하는 단계를 더 포함하고, 제 1 통과 전압은 제 2 통과 전압 미만이다.
일부 구현에서, 복수의 워드 라인이 워드 라인( )으로서 소스 라인으로부터 순차적으로 넘버링될 때, 동작 방법은: 에지 워드 라인이 워드 라인(WL0) 및 워드 라인(WL1)을 포함하고 선택된 비-에지 워드 라인이 워드 라인(WLn)인 때에, 제 2 통과 전압을 비선택된 비-에지 워드 라인(WL2) 내지 워드 라인(WLm)에 인가하고 제 3 통과 전압을 비선택된 비-에지 워드 라인(WLn-1) 내지 워드 라인(WLm)에 인가하는 단계를 더 포함하고, n은 17 이상이고 m은 15 이하이다.
일부 구현에서, 제 3 통과 전압은 제 1 통과 전압 및 제 2 통과 전압과 서로 다른 전압 값의 세트를 포함한다.
일부 구현에서, 워드 라인(WL0)에 커플링되는 메모리 셀은 단일-레벨 셀 SLC 메모리 셀, 다중-레벨 셀 MLC 메모리 셀 또는 3-레벨 셀 TLC 메모리 셀 중 하나이며, 나머지 워드 라인에 연결된 메모리 셀은 4-레벨 셀 QLC 메모리 셀이다.
일부 구현에서, 복수의 워드 라인에 커플링되는 각각의 메모리 셀은 다중-레벨 셀 MCL 메모리 셀, TLC 메모리 셀, QLC 메모리 셀 또는 5-레벨 셀 PLC 메모리 셀 중 하나이다.
이 방법과 전술한 메모리 디바이스는 동일한 발명 개념에 속하며, 이 방법에 등장하는 용어는 모두 전술한 메모리 디바이스에서 상세히 설명되고, 본원에도 적용되며, 하나씩 세세한 설명은 생략된다.
도 15에 도시된 바와 같이, 전술한 동일한 발명적 개념에 기초하여, 본 발명의 구현은 메모리 시스템을 더 제공하고, 메모리 시스템은:
메모리 디바이스를 포함하고, 메모리 디바이스는:
메모리 어레이를 포함하고, 메모리 어레이는 복수의 메모리 블록을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀, 복수의 메모리 셀 및 바닥 더미 셀을 포함하고, 최상부 더미 셀은 비트 라인에 연결되고, 바닥 더미 셀은 소스 라인에 연결되고, 바닥 더미 셀은 바닥 더미 워드 라인과 커플링되고, 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며; 및
메모리 어레이에 커플링되고 메모리 어레이를 제어하도록 사용되는 제어 회로를 포함하고, 제어 회로는: 비사용 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제 1 평균 값을 결정하도록; 제 1 평균 값과 제 1 기준 값 사이의 차이 값을 결정하도록; 제 1 평균 값이 제 1 임계값에 도달하도록 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 차이 값에 기초하여 판단하도록 구성되고; 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인 근처의 비-에지 워드 라인 사이의 전위 차이가 감소되게 하도록 사용되고, 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 비-에지 워드 라인은 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 선택된 비-에지 워드 라인은 에지 워드 라인 근처에 있지 않으며; 및
상기 메모리 디바이스에 커플링되는 메모리 제어기(602)를 포함하고, 메모리 제어기는 메모리 디바이스를 제어하도록 구성된다.
메모리 시스템(60)은 전술한 도 6에서의 호스트와 통신할 수 있음이 주목되어야 한다. 여기서, 호스트 및/또는 메모리 시스템(60)은 제품의 프로세싱, 통신 또는 제어를 지원하도록 사용되는, 사물 인터넷(IoT: Internet of Things), 냉장고 또는 다른 디바이스, 센서, 모터, 이동 통신 디바이스, 자동차, 무인 차량 등과 같은 다양한 제품에 포함될 수 있다. 일 구현에서, 메모리 시스템(60)은 호스트 디바이스의 개별 메모리 또는 메모리 컴포넌트일 수 있다. 일부 다른 구현에서, 메모리 시스템(60)은 또한 집적 회로의 일부, 예를 들어 시스템 온 칩(SOC: system on chip)의 일부일 수 있다. 이 경우, 메모리 시스템(60)은 호스트의 하나 이상의 컴포넌트와 함께 스택되거나 조립된다. 일부 다른 구현에서, 상술한 메모리 시스템은 도 16a 및 도 16b에 도시된 바와 같이 메모리 카드, 드라이브 등과 같은 제품으로 구현 및 패키징될 수 있으며, 여기서 도 16a는 본 발명에 의해 제공되는 일부 양상에 따른 메모리 시스템을 가지는 예시적인 메모리 카드의 개략도를 도시하고, 도 16b는 본 발명의 일부 양상에 따른 메모리 시스템을 가지는 예시적인 고체 상태 드라이브(SSD)의 개략도를 도시한다. 도 16a에 도시된 바와 같은 일 예에서, 메모리 시스템의 단일 메모리 디바이스(601) 및 메모리 제어기(602)는 메모리 카드(160)에 통합될 수 있다. 메모리 카드(160)는 PC 카드(PCMCIA, Personal Computer Memory Card International Association), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(160)는 또한 메모리 카드(160)를 호스트(예를 들어, 도 6의 호스트)와 커플링하는 메모리 카드 커넥터(connector)(1601)를 포함할 수 있다. 도 16b에 도시된 바와 같은 다른 예에서, 메모리 제어기(602) 및 복수의 메모리 디바이스(601)는 SSD(161)에 통합될 수 있다. SSD(161)는 또한 SSD(161)를 호스트(예를 들어, 도 6에서의 호스트)와 커플링하는 SSD 커넥터(1611)를 포함할 수 있다. 일부 구현에서, SSD(161)의 스토리지 용량 및/또는 동작 속도는 메모리 카드(160)의 스토리지 용량 및/또는 동작 속도보다 크다.
일부 구현에서, 호스트는 프로세서 및 호스트 RAM을 포함할 수 있으며, 호스트 RAM은 DRAM, SDRAM, 또는 임의의 다른 적합한 휘발성 또는 비-휘발성 메모리 디바이스를 포함할 수 있다. 하나 이상의 통신 인터페이스가 호스트에서의 하나 이상의 컴포넌트와 통신하도록 메모리 시스템(60)에 제공될 수 있다. 호스트에서의 하나 이상의 컴포넌트는 SATA(Serial Advanced Technology Attachment) 인터페이스, PCIe(Peripheral Component Interconnect Express) 인터페이스, USB(Universal Serial Bus) 인터페이스, UFS(Universal Flash Storage) 인터페이스, eMMCTM 인터페이스 등일 수 있다. 호스트는 또한 전자 엘리먼트, 메모리 카드 리더(reader), 또는 메모리 시스템(60) 외부의 하나 이상의 다른 전자 엘리먼트를 포함할 수 있다.
일부 구현에서, 메모리 제어기(602)는 기록 또는 소거 명령을 실행함으로써 데이터를 메모리 디바이스의 하나 이상의 메모리 셀, 평면, 서브-블록, 블록 또는 페이지로 전달하거나, 판독 명령을 실행함으로써 호스트에 데이터를 전달하는 것과 같이 메모리 디바이스(601)와 통신하도록 호스트로부터의 명령을 수신할 수 있다. 하드웨어와 관련하여, 메모리 제어기(602)는 메모리 디바이스(601)에 대한 액세스를 제어하고 호스트와 메모리 시스템(60) 사이에 변환 층(translation layer)을 제공하도록 구성되는 하나 이상의 제어기 유닛, 회로 또는 컴포넌트를 포함할 수 있다. 메모리 제어기(602)는 또한, 메모리 디바이스(601)와의 사이에 데이터를 전달하기 위한 하나 이상의 입력/출력(I/O) 회로, 라인 또는 인터페이스를 포함할 수 있다. 메모리 제어기(602)는 또한 메모리 관리 유닛 및 어레이 제어 유닛을 포함할 수 있다.
메모리 관리 유닛은 다양한 메모리 관리 기능과 관련된 복수의 컴포넌트 또는 집적 회로와 같은 회로 하드웨어 또는 펌웨어를 포함할 수 있다. 메모리 시스템 동작 또는 관리 기능에 대한 예로 NAND 메모리를 사용한다. 당업자는 다른 형태의 비휘발성 메모리가 유사한 메모리 동작 또는 관리 기능을 가질 수 있음을 인식할 것이다. 거기에서, NAND 메모리의 관리 기능은 가비지 수집 또는 교정(reclamation), 오류 검출 또는 정정, 블록 폐기(block retirement), 또는 하나 이상의 다른 메모리 관리 기능과 같은 웨어 레벨링(wear leveling)을 포함할 수 있다. 메모리 관리 유닛은 호스트의 명령을 메모리 시스템(60)에 의해 인식가능한 커맨드로 프로세싱할 수 있는데, 예를 들어, 호스트로부터 수신된 명령을 메모리 디바이스(601)의 동작에 관련된 커맨드로 파싱(parse) 또는 포맷팅(format)할 수 있거나; 또는 메모리 관리 유닛은 또한 메모리 시스템(60)의 어레이 관리 유닛 또는 하나 이상의 다른 컴포넌트를 위한 커맨드, 예를 들어 다양한 메모리 관리 기능을 구현하기 위한 커맨드를 발생시킬 수 있다.
메모리 관리 유닛은 메모리 시스템(60)의 하나 이상의 컴포넌트와 관련된 다양한 정보, 예를 들어 메모리 제어기(602)에 커플링된 메모리 어레이와 관련된 다양한 정보를 유지하기 위한 관리 테이블의 세트를 포함하도록 구성될 수 있거나, 하나 이상의 메모리 셀, 예를 들어, 관리 테이블은 메모리 제어기(602)에 커플링되는 메모리 셀의 하나 이상의 블록의 블록 에이지(block age), 블록 소거 카운트(block erasing counts), 에러 히스토리(error history) 또는 하나 이상의 에러 카운트 등과 같은 정보를 포함할 수 있다. 여기서 에러 카운트는 동작 에러 카운트, 판독 비트 에러 카운트 등을 포함할 수 있다. 일부 구현에서, 비트 에러는 검출된 에러 카운트가 특정 임계값을 초과하는 경우에 정정 불가능한 비트 에러이다. 일부 구현에서, 관리 테이블은 정정 가능 또는 정정 불가능 비트 에러 등의 카운트를 유지할 수 있다. 관리 테이블은 또한 논리 주소를 사용하여 메모리 디바이스(601)에서 물리 어드레스와 관련된 하나 이상의 L2P 포인터를 포함하는 하나 이상의 L2P 테이블을 포함할 수 있다. 일부 구현에서, 관리 테이블은 비암호화된 L2P 테이블 및/또는 암호화된 L2P 테이블을 포함할 수 있다. 비암호화된 L2P 테이블은 비암호화된 논리 어드레스 및 비암호화된 물리 어드레스를 나타내는 L2P 포인터를 포함할 수 있다; 암호화된 L2P 테이블은 암호화된 물리 어드레스 및 비암호화된 논리 어드레스의 암호화된 L2P 포인터를 포함할 수 있다. 실제 응용 과정 동안, 관리 테이블은 메모리 관리 유닛에 표시될 수 있는데, 즉, 관리 테이블은 메모리 제어기(602)의 RAM에 저장될 수 있다. 일부 다른 구현에서, 관리 테이블은 또한 메모리 디바이스(601)에 저장될 수 있다. 사용시에, 메모리 관리 유닛은 메모리 제어기(602)의 RAM으로부터 버퍼링된 관리 테이블의 일부 또는 전부를 판독할 수 있다; 관리 테이블은 또한 메모리 디바이스(601)로부터 판독될 수 있다.
어레이 제어 유닛은 회로 또는 컴포넌트를 포함할 수 있고 다음의 관련된 메모리 동작을 완료하도록 구성될 수 있는데, 예를 들어, 어레이 제어 유닛은 메모리 제어기(602)에 커플링된 메모리 시스템(60)에서의 하나 이상의 메모리 셀에의 데이터를 기록, 하나 이상의 메모리 셀로부터의 데이터의 판독, 또는 하나 이상의 메모리 셀의 소거를 제어한다. 어레이 제어 유닛은 호스트에 의해 송신된 커맨드 또는 메모리 관리 유닛에 의해 내부적으로 발생되는 호스트 커맨드를 수신할 수 있으며, 호스트 커맨드는 웨어 레벨링, 에러 검출 또는 정정 등과 관련된 커맨드일 수 있다.
어레이 제어 유닛은 또한 에러 정정 코드(ECC) 컴포넌트를 포함할 수 있는데, 메모리 제어기(602)에 커플링되는 메모리 시스템(60)에서의 하나 이상의 메모리 셀에 데이터를 기록하거나 그로부터 데이터를 판독하는 프로세스에서 발생할 수 있는 에러인 후속하는 관련 에러를 검출하거나 정정하기 위한 다른 회로 또는 ECC 엔진을 포함할 수 있다. 메모리 제어기(602)는 호스트와 메모리 시스템(60) 사이에 전송되는 데이터의 무결성을 유지하거나 저장된 데이터의 무결성을 유지하면서, 예를 들어 리던던트 RAID 스토리지 등이 사용될 수 있으며 메모리 셀, 메모리 어레이, 페이지, 블록 등과 같은 실패된 메모리 자원이 미래의 에러를 방지하도록 제거, 예를 들어 폐기될 수 있으면서, 비트 에러, 동작 에러 등과 같은 다양한 동작 또는 데이터 스토리지와 관련된 에러 이벤트를 효율적으로 검출하고 복구하도록 구성된다.
일부 구현에서, 제 1 기준 값은 메모리 블록에서의 최상부 더미 셀의 임계 전압의 제 2 평균 값이다.
일부 구현에서, 제어 회로는 선택된 메모리 셀 스트링에서의 그리고 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때, 복수의 워드 라인 중 에지 워드 라인에 제 1 통과 전압을 인가하도록, 그리고 에지 워드 라인 근처의 비에지 워드 라인에 제 2 통과 전압을 인가하도록 더 구성되고, 제 1 통과 전압은 제 2 통과 전압보다 작다.
일부 구현에서, 복수의 워드 라인은 모두 제 1 스택에 포함되며; 제 1 스택은 워드 라인과 교번하여 배치된 유전층을 더 포함한다.
일부 구현에서, 복수의 워드 라인은 제 1 스택 및 제 2 스택에 포함되며, 여기서 제 1 스택의 워드 라인의 넘버링은 제 2 스택의 워드 라인의 넘버링 미만이다.
일부 구현에서, 선택된 비에지 워드 라인은 제 1 스택 또는 제 2 스택에 있다.
일부 구현에서, 메모리 어레이는 3 차원 NAND 메모리 어레이이다.
메모리 시스템은 전술한 메모리 디바이스를 포함하므로, 둘은 동일한 기술적 피처를 가진다는 것이 주목되어야 한다. 메모리 시스템에 나타나는 용어는 전술한 메모리 디바이스에서 모두 상세하게 설명되며, 여기서도 동일하게 적용될 수 있으므로 일일이 설명하지는 않는다.
상기 설명은 예시를 위한 것이지 제한적이지 않다. 예를 들어, 상기 예(또는 그 하나 이상의 양상)는 서로 조합하여 사용될 수 있다. 상기 설명을 숙독할 때 당업자에 의해 사용할 수 있는 것과 같은 다른 구현이 사용될 수 있다. 청구범위의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않는 것이 이해되어야 한다. 더욱이, 상기 상세한 설명에서 다양한 피처가 개시를 간략화하도록 함께 결합될 수 있다. 이는 청구되지 않은 개시된 피처가 임의의 청구항에 필수적이라는 의미로 해석되어서는 안 된다. 오히려, 개시된 주제는 특정한 개시된 구현의 모든 피처보다 적게 있을 수 있다. 따라서, 이하의 청구범위는 상세한 설명에 포함되며, 각각의 청구범위는 별도의 구현으로서 그 자체로 존재하며, 이들 구현은 다양한 조합 및 순열로 서로 조합될 수 있음이 고려된다. 본 발명의 범위는 첨부된 청구범위 및 그러한 청구범위가 부여하는 등가물의 전체 범위를 참조하여 결정되어야 한다.

Claims (20)

  1. 메모리 디바이스(memory device)로서,
    메모리 어레이(memory array); 및
    상기 메모리 어레이에 커플링되고 상기 메모리 어레이를 제어하도록 사용되는 제어 회로
    를 포함하고,
    상기 메모리 어레이는 복수의 메모리 블록(memory blocks)을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링(memory cell strings)을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀(top dummy cell), 복수의 메모리 셀 및 바닥 더미 셀(bottom dummy cell)을 포함하고, 상기 최상부 더미 셀은 비트 라인(bit line)에 연결되고, 상기 바닥 더미 셀은 소스 라인(source line)에 연결되고, 상기 바닥 더미 셀은 바닥 더미 워드 라인(word line)과 커플링(coupled)되고, 상기 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 상기 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며,
    상기 제어 회로는,
    비사용(unused) 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제 1 평균 값(average value)을 결정하고,
    상기 제 1 평균 값과 제 1 기준 값(reference value) 사이의 차이 값(difference value)을 결정하며;
    상기 제 1 평균 값이 제 1 임계값에 도달하도록, 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 상기 차이 값에 기초하여 판단하도록 구성되고,
    상기 제 1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인(edge word line) 근처의 비-에지(non-edge) 워드 라인 사이의 전위차가 감소되게 하는 데 사용되고, 상기 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 상기 비-에지 워드 라인은 상기 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 상기 선택된 비-에지 워드 라인은 상기 에지 워드 라인 근처에 있지 않은,
    메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 기준 값은 상기 메모리 블록의 최상부 더미 셀의 임계 전압의 제2 평균 값인, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 메모리 블록에서의 상기 바닥 더미 셀이 상기 제1 평균값이 제1 임계값에 도달하도록 프로그램되어야 할 때를 상기 차이 값에 기초하여 판단하도록, 상기 제어 회로는,
    상기 차이 값이 제2 기준 값보다 작을 때, 상기 제1 평균값이 상기 제1 임계값에 도달하도록 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 한다고 판정(decide)하고 - 상기 제1 임계값과 상기 제1 기준값 사이의 차이값은 상기 제2 기준값 이상임 -,
    상기 제1 평균 값과 상기 제1 기준 값 사이의 차이값이 상기 제2 기준값 이상일 때, 상기 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없다고 판정하도록 더 구성되는,
    메모리 디바이스.
  4. 제2항에 있어서,
    상기 제2 평균 값은 0 볼트인, 메모리 디바이스.
  5. 제4항에 있어서,
    상기 제1 평균 값이 제1 임계값에 도달하도록, 상기 메모리 블록에서의 상기 바닥 더미 셀이 프로그래밍되어야 할 때를 상기 차이 값에 기초하여 판단하기 위해, 상기 제어 회로는:
    상기 차이 값이 상기 제1 기준 값 이하일 때, 상기 제1 평균 값이 상기 제1 임계값에 도달하도록 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 한다고 판정(decide)하도록 더 구성되고, 상기 제1 임계값은 상기 제1 기준값을 초과하고; 및
    상기 차이 값이 상기 제1 기준 값을 초과할 때, 상기 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없다고 판정하도록 더 구성되는, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 제어 회로는, 선택된 메모리 셀 스트링에서의 그리고 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때, 상기 복수의 워드 라인 중 에지 워드 라인에 제1 통과 전압을 인가하고 상기 에지 워드라인 근처의 비-에지 워드 라인에 제2 통과 전압을 인가하도록 더 구성되고,
    상기 제1 통과 전압은 상기 제2 통과 전압 미만인, 메모리 디바이스.
  7. 제6항에 있어서,
    상기 복수의 워드 라인은 워드 라인 로서 상기 소스 라인으로부터 순차적으로 넘버링(numbered)되는 경우,
    상기 제어 회로는:
    상기 에지 워드 라인이 워드 라인() 및 워드 라인()을 포함하고, 상기 선택된 비-에지 워드라인은 워드 라인()일 때,
    비선택된 비-에지 워드 라인()에서 워드 라인()까지 상기 제2 통과 전압을 인가하고,
    비선택된 비-에지 워드 라인()에서 워드 라인()까지 제3 통과 전압을 인가하도록 더 구성된,
    메모리 디바이스.
  8. 제7항에 있어서,
    상기 제3 통과 전압은 상기 제1 통과 전압 및 상기 제2 통과 전압과 서로 다른 전압 값의 세트를 포함하는, 메모리 디바이스.
  9. 제7항에 있어서,
    워드 라인()은 단일-레벨 셀(SLC: single-level cell) 메모리 셀, 다중-레벨 셀(MLC: multi-level cell) 메모리 셀 또는 3-레벨 셀 (TLC: three-level cell) 메모리 셀 중 하나이며,
    상기 나머지 워드 라인에 커플링된 메모리 셀은 4-레벨 셀(QLC: quad-level cell) 메모리 셀인, 메모리 디바이스.
  10. 메모리 디바이스의 동작 방법으로서,
    상기 메모리 디바이스는 메모리 어레이(memory array)를 포함하고, 상기 메모리 어레이는 복수의 메모리 블록(memory blocks)을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링(memory cell strings)을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀(top dummy cell), 복수의 메모리 셀 및 바닥 더미 셀(bottom dummy cell)을 포함하고, 상기 최상부 더미 셀은 비트 라인(bit line)에 연결되고, 상기 바닥 더미 셀은 소스 라인(source line)에 연결되고, 상기 바닥 더미 셀은 바닥 더미 워드 라인(word line)과 커플링(coupled)되고, 상기 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 상기 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며,
    상기 동작 방법은:
    비사용(unused) 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제1 평균 값(average value)을 결정하는 단계;
    상기 제1 평균 값과 제1 기준 값(reference value) 사이의 차이 값(difference value)을 결정하는 단계;
    상기 제1 평균 값이 상기 제1 임계값에 도달하도록, 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 상기 차이 값에 기초하여 판단하는 단계
    를 포함하고,
    상기 제1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인(edge word line) 근처의 비-에지(non-edge) 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 상기 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 상기 비-에지 워드 라인은 상기 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 상기 선택된 비-에지 워드 라인은 상기 에지 워드 라인 근처에 있지 않은,
    동작 방법.
  11. 제10항에 있어서,
    상기 제1 기준 값은 상기 메모리 블록에서의 최상부 더미 셀의 임계 전압의 제2 평균 값인, 동작 방법.
  12. 제11항에 있어서,
    상기 제1 평균 값이 상기 제1 임계값에 도달하도록, 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 상기 차이 값에 기초하여 판단하는 단계는:
    상기 차이 값이 제2 기준 값보다 작을 때, 상기 제1 평균값이 상기 제1 임계값에 도달하도록 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 한다고 판정(decide)하는 단계 - 상기 제1 임계값과 상기 제1 기준값 사이의 차이값은 상기 제2 기준값 이상임 -; 및
    상기 제1 평균 값과 상기 제1 기준 값 사이의 차이값이 상기 제2 기준값 이상일 때, 상기 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없다고 판정하는 단계
    를 포함하는, 동작 방법.
  13. 제11항에 있어서,
    상기 제2 평균 값은 0 볼트인, 동작 방법.
  14. 제13항에 있어서,
    상기 제1 평균 값이 상기 제1 임계값에 도달하도록, 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 상기 차이 값에 기초하여 판단하는 단계는,
    상기 차이 값이 상기 제1 기준 값 이하일 때, 상기 제1 평균값이 상기 제1 임계값에 도달하도록 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 한다고 판정(decide)하는 단계 - 상기 제1 임계값과 상기 제1 기준값 사이의 차이 값은 상기 제2 기준값 이상임 -; 및
    상기 제1 평균 값과 상기 제1 기준 값 사이의 차이 값이 상기 제2 기준값 이상일 때, 상기 메모리 블록에서의 바닥 더미 셀은 프로그래밍될 필요가 없다고 판정하는 단계
    를 포함하는, 동작 방법.
  15. 제10항에 있어서,
    상기 동작 방법은,
    상기 선택된 메모리 셀 스트링에서의 그리고 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때, 상기 복수의 워드 라인 중 에지 워드 라인에 제1 통과 전압을 인가하고 상기 에지 워드라인 근처의 비-에지 워드 라인에 제2 통과 전압을 인가하는 단계를 더 포함하고,
    상기 제1 통과 전압은 상기 제2 통과 전압 미만인, 동작 방법.
  16. 제15항에 있어서,
    상기 복수의 워드 라인은 워드 라인 로서 상기 소스 라인으로부터 순차적으로 넘버링(numbered)되고,
    상기 동작 방법은, 상기 에지 워드 라인이 상기 워드 라인() 및 상기 워드 라인()을 포함하고, 상기 선택된 비-에지 워드라인은 상기 워드 라인()인 경우,
    비선택된 비-에지 워드 라인()에서 상기 워드 라인()까지 상기 제2 통과 전압을 인가하는 단계; 및
    비선택된 비-에지 워드 라인()에서 상기 워드 라인()까지 제3 통과 전압을 인가하는 단계
    를 더 포함하는, 동작 방법.
  17. 제16항에 있어서,
    상기 제3 통과 전압은 상기 제1 통과 전압 및 상기 제2 통과 전압과 서로 다른 전압 값의 세트를 포함하는 것인, 동작 방법.
  18. 메모리 시스템(memory system)으로서,
    메모리 디바이스; 및
    상기 메모리 디바이스에 커플링되고 상기 메모리 디바이스를 제어하도록 구성되는 메모리 제어기(memory controller)
    를 포함하고,
    상기 메모리 디바이스는,
    메모리 어레이(memory array), 및
    상기 메모리 어레이에 커플링되고 상기 메모리 어레이를 제어하도록 사용되는 제어 회로
    를 포함하고,
    상기 메모리 어레이는 복수의 메모리 블록(memory blocks)을 포함하고, 각 메모리 블록은 복수의 메모리 셀 스트링(memory cell strings)을 포함하고, 각 메모리 셀 스트링은 직렬로 연결되는 최상부 더미 셀(top dummy cell), 복수의 메모리 셀 및 바닥 더미 셀(bottom dummy cell)을 포함하고, 상기 최상부 더미 셀은 비트 라인(bit line)에 연결되고, 상기 바닥 더미 셀은 소스 라인(source line)에 연결되고, 상기 바닥 더미 셀은 바닥 더미 워드 라인(word line)과 커플링(coupled)되고, 상기 복수의 메모리 셀은 각각 복수의 워드 라인과 커플링되고, 상기 최상부 더미 셀은 최상부 더미 워드 라인과 커플링되며,
    상기 제어 회로는,
    비사용(unused) 메모리 블록에서의 바닥 더미 셀의 임계 전압의 제1 평균 값(average value)을 결정고,
    상기 제1 평균 값과 제1 기준 값(reference value) 사이의 차이 값(difference value)을 결정하며,
    상기 제1 평균 값이 상기 제1 임계값에 도달하도록, 상기 메모리 블록에서의 바닥 더미 셀이 프로그래밍되어야 할 때를 상기 차이 값에 기초하여 판단하도록 구성되고,
    상기 제1 임계값은 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때 에지 워드 라인(edge word line) 근처의 비-에지(non-edge) 워드 라인 사이의 전위차가 감소되게 하도록 사용되고, 상기 에지 워드 라인은 소스 라인 근처의 복수의 워드 라인 중 적어도 하나의 워드 라인이고, 상기 비-에지 워드 라인은 상기 에지 워드 라인을 제외한 복수의 워드 라인 중의 워드 라인이고, 상기 선택된 비-에지 워드 라인은 상기 에지 워드 라인 근처에 있지 않는,
    메모리 시스템.
  19. 제18항에 있어서,
    상기 제1 기준 값은 상기 메모리 블록에서의 최상부 더미 셀의 임계 전압의 제2 평균 값인, 메모리 시스템.
  20. 제18항에 있어서,
    상기 제어 회로는, 선택된 메모리 셀 스트링에서의 그리고 선택된 비-에지 워드 라인에 커플링된 메모리 셀을 프로그래밍할 때,
    상기 복수의 워드 라인 중 에지 워드 라인에 제1 통과 전압을 인가하고 상기 에지 워드라인 근처의 비-에지 워드 라인에 제2 통과 전압을 인가하도록 더 구성되고,
    상기 제1 통과 전압은 상기 제2 통과 전압 미만인, 메모리 시스템.
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