CN107731927B - 一种双栅极鳍式场效晶体管形成方法及结构 - Google Patents

一种双栅极鳍式场效晶体管形成方法及结构 Download PDF

Info

Publication number
CN107731927B
CN107731927B CN201711177128.5A CN201711177128A CN107731927B CN 107731927 B CN107731927 B CN 107731927B CN 201711177128 A CN201711177128 A CN 201711177128A CN 107731927 B CN107731927 B CN 107731927B
Authority
CN
China
Prior art keywords
layer
gate
semiconductor
oxide layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711177128.5A
Other languages
English (en)
Other versions
CN107731927A (zh
Inventor
鲍宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201711177128.5A priority Critical patent/CN107731927B/zh
Publication of CN107731927A publication Critical patent/CN107731927A/zh
Application granted granted Critical
Publication of CN107731927B publication Critical patent/CN107731927B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13081—Multigate devices
    • H01L2924/13085—Dual gate FETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种能够在鳍垂直方向上设置多个栅极介质层从而有效降低鳍有效沟道底部的漏电，有效优化鳍式场效晶体管结构的方法以及根据该方法而制成的鳍式场效晶体管及其形成方法。本发明提供的双栅极鳍式场效应晶体管的结构，其通过在鳍外侧面形成一个栅极作为控制栅，在鳍内侧面形成另一个栅极作为驱动栅，该结构不仅可以降低鳍的有效沟道底部的漏电，且通过调节控制栅的厚度可以有效改变驱动栅的阈值电压，还可以提高器件性能。

Description

一种双栅极鳍式场效晶体管形成方法及结构
技术领域
本发明涉及一种半导体制备工艺，尤其涉及一种双栅极鳍式场效晶体管形成方法及结构。
背景技术
随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在绝缘体上硅(SOI，Silicon-On-Insulator)晶片或块状半导体衬底上形成的FinFET(Fin Field-Effect Transistor)。FinFET包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
相比于传统的双栅(dual gate)结构的制作方法，如图1所示的美国专利US 7,491,589B2提出了一种分别形成驱动栅(drive gate)和控制栅(control gate)的工艺流程。提出的双栅(dual gate或double gate)结构，通过调节控制栅可以有效改变驱动栅的阈值电压，提高器件性能。
然而在批量生产中，一方面，由于离子注入工艺很难在fin的垂直方向上分布均匀，使得fin的上下部分存在差异。另一方面，fin的有效沟道底部漏电较高。这就需要优化栅极结构来提升器件性能。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够在鳍垂直方向上设置多个栅极介质层从而有效降低鳍有效沟道底部的漏电，有效优化鳍式场效晶体管结构的方法以及根据该方法而制成的鳍式场效晶体管。
本发明首先提供了一种双栅极鳍式场效晶体管的形成方法。
为实现上述目的，本发明采用以下技术方案：
一种双栅极鳍式场效晶体管的形成方法，包括以下步骤：
S1提供一半导体衬底，在所述半导体衬底上形成一埋氧层；
S2在所述埋氧层上形成第一半导体层，并对所述第一半导体层图形化形成半导体鳍片层；
S3在所述半导体鳍片层的顶面及两侧面外延生长形成第二半导体层；
S4在所述第二半导体层及埋氧层上表面形成第一栅氧化层；
S5在所述第一栅氧化层表面形成第一栅极层；
S6在所述第一金属栅表面形成一氧化层并平整化所述氧化层使所述第一金属栅顶面露出；
S7对所述第一金属栅进行回刻并回刻停止于所述半导体鳍片层内；
S8去除所述半导体鳍片层以形成第一复合结构；
S9在所述第一复合结构表面形成第二栅氧化层；
S10在所述第二栅氧化层表面形成第二栅极层；
S11继续栅极和源漏区的制备工艺，以形成最终的双栅极鳍式场效晶体管
为了进一步优化上述技术方案，本发明所采取的技术措施为：
优选的，所述第二半导体层的材质为SiGe。
优选的，所述第一栅极层材质为多晶硅。
优选的，所述第二栅极层材质为金属。
优选的，所述第一栅极层和第二栅极层的材质相同。
优选的，所述第一栅极层和第二栅极层的材质不同。
优选的，所述步骤S7中的回刻工艺用化学机械研磨工艺替换。
优选的，所述外延生长的第二半导体层厚度为2—30nm。
优选的，所述第一栅极层和第二栅极层的厚度不同。
本发明还提供了一种根据上述方法形成的双栅极鳍式场效应晶体管结构。
为实现上述目的，本发明采用以下技术方案：
一种双栅极鳍式场效应晶体管结构，采用上述方法形成，包括
一埋氧层，水平设置；
两所述第二半导体层，条状水平对称设置于所述埋氧层上；
两第一栅氧化层，L型对称设置，竖直内侧面与所述第二半导体层的外侧面相接并高度一致，水平底面与所述第二半导体层外侧面的埋氧层相接；
两第一栅极层，L型对称设置，竖直内侧面与所述第一栅氧化层的竖直外侧面相接并高度一致，水平底面与所述第一栅氧化层的水平上表面相接；
两氧化层，对称设置于所述第一栅极层的竖直外侧面；
一第二栅氧化层，设置于所述氧化层、第一栅极层、第一栅氧化层、第二半导体层和露出的埋氧层上表面；
一第二栅极层，设置于所述第二栅氧化层上；
所述第一栅极层为控制栅，所述第二栅极层为驱动栅。
本发明采用上述技术方案，与现有技术相比，具有如下技术效果：
本发明提供的双栅极鳍式场效应晶体管的结构，其通过在鳍外侧面形成一个栅极作为控制栅，在鳍内侧面形成另一个栅极作为驱动栅，该结构不仅可以降低鳍的有效沟道底部的漏电，且通过调节控制栅的厚度可以有效改变驱动栅的阈值电压，还可以提高器件性能。
附图说明
图1为现有的美国专利结构示意图；
图2为本发明一种优选实施例中完成步骤S2后的结构剖面示意图；
图3为本发明一种优选实施例中完成步骤S3后的结构剖面示意图；
图4为本发明一种优选实施例中完成步骤S5后的结构剖面示意图；
图5为本发明一种优选实施例中完成步骤S6后的结构剖面示意图；
图6为本发明一种优选实施例中完成步骤S7后的结构剖面示意图；
图7为本发明一种优选实施例中完成步骤S8后的结构剖面示意图；
图8为本发明一种优选实施例中完成步骤S10后的结构剖面示意图；
图9为本发明一种优选实施例中双栅极鳍式场效应晶体管的制作流程示意图；
附图标记为：
1埋氧层；2半导体鳍片层；3第二半导体层；4第一栅氧化层；5第一栅极层；6氧化层；7第一复合结构；8第二栅氧化层；9第二栅极层。
具体实施方式
本发明提供了一种双栅极鳍式场效晶体管及其形成方法。
下面通过具体实施例对本发明进行详细和具体的介绍，以使更好的理解本发明，但是下述实施例并不限制本发明范围。
如图9的流程图所示，本发明的一种优选实施例的双栅极鳍式场效晶体管的形成方法，包括以下步骤：
如图2所示，S1提供一半导体衬底(未示出)，在所述半导体衬底上形成一埋氧层1；
S2在所述埋氧层1上形成第一半导体层(未示出)，并对所述第一半导体层图形化形成半导体鳍片层2；
所述形成半导体鳍片层2的方法为先在埋氧层1上沉积一层第一半导体层，并对所述第一半导体层进行曝光、显影、刻蚀以得到半导体鳍片层2；
如图3所示，S3在所述半导体鳍片层2的顶面及两侧面外延生长形成第二半导体层3；所述半导体层3只外延生长于与所述半导体鳍片层2接触的位置。
如图4所示，S4在所述第二半导体层3及埋氧层1上表面形成第一栅氧化层4；
所述栅氧化层4将第二半导体层3及埋氧层1上表面覆盖并形成横跨第二半导体层3的拱形结构；
S5在所述第一栅氧化层4表面形成第一栅极层5；
所述栅极层5将第一栅氧化层4上表面覆盖并形成横跨第二半导体层3的拱形结构；
如图5所示，S6在所述第一栅极层5表面形成一氧化层6并平整化所述氧化层6使所述第一栅极层5顶面露出；
形成所述氧化层6的工艺为沉积，沉积到将第一栅极层5上表面完全覆盖，并将第一栅极层5的侧面的高度也填充到与第一栅极层5上表面的高度一致。然后对氧化层6进行平整化，也可采用化学机械研磨方法，研磨到直至露出第一栅极层5的顶面。最终的氧化层6设置于第一栅极层5的两侧面位置。
如图6所示，S7对所述第一栅极层5进行回刻并回刻停止于所述半导体鳍片层2内；
回刻的范围为除氧化层6以外的第一栅极层5的上表面开始刻蚀，一直刻蚀到露出半导体鳍片层2的位置，以方便后续的工艺；
如图7所示，S8去除所述半导体鳍片层2以形成第一复合结构7；只去除掉半导体鳍片层2；所述去除的方法为刻蚀。
如图8所示，S9在所述第一复合结构7表面形成第二栅氧化层8；在所述第一复合结构7的上表面进行沉积以形成第二栅氧化层8；
S10在所述第二栅氧化层8表面形成第二栅极层9；在所述第二栅氧化层8上表面沉积形成第二栅极层9，沉积到高过氧化层6的顶面的位置，并将原半导体鳍片层2的空腔完全填充后，再将表面平整化。
S11继续栅极和源漏区的制备工艺，以形成最终的双栅极鳍式场效晶体管。
进一步的，在一种较佳的实施例中，所述第二半导体层3的材质为SiGe或其他半导体材质。
再一步的，在一种较佳的实施例中，所述第一栅极层5材质为多晶硅。
更一步的，在一种较佳的实施例中，所述第二栅极层9材质为金属。
优选的，所述第一栅极层5和第二栅极层9的材质相同。材质相同时可选择多晶硅、金属合金等材质，如非晶态金属等。当所述第一栅极层5和第二栅极层9的材质不同时，可选用多晶硅，金属栅极材质等。
再一步的，在一种较佳的实施例中，所述步骤S7中的回刻工艺用化学机械研磨工艺替换。当用化学机械研磨工艺替换时，所述氧化层6也会被磨平到与所述半导体鳍片层2的位置一致的高度。
再一步的，在一种较佳的实施例中，所述外延生长的第二半导体层3厚度为2—30nm。
再一步的，在一种较佳的实施例中，所述第一栅极层5和第二栅极层9的厚度不同。当厚度不同时，更利于调节阈值电压。
本发明还提供一种双栅极鳍式场效应晶体管结构，包括
一埋氧层1，水平设置；
两所述第二半导体层3，条状水平对称设置于所述埋氧层1上；
两第一栅氧化层4，L型对称设置，竖直内侧面与所述第二半导体层3的外侧面相接并高度一致，水平底面与所述第二半导体层3外侧面的埋氧层1相接；
两第一栅极层5，L型对称设置，竖直内侧面与所述第一栅氧化层4的竖直外侧面相接并高度一致，水平底面与所述第一栅氧化层4的水平上表面相接；
两氧化层6，对称设置于所述第一栅极层5的竖直外侧面；
一第二栅氧化层8，设置于所述氧化层6、第一栅极层5、第一栅氧化层4、第二半导体层3和露出的埋氧层1上表面；
一第二栅极层9，设置于所述第二栅氧化层8上。
所述第一栅极层5为控制栅，所述第二栅极层9为驱动栅。
需要说明的是，在本发明的实施例中，第一栅氧化层4和第二栅氧化层8的材料可以相同或不同。较佳地，当第一栅氧化层4和第二栅氧化层8的材料相同时，可以选择氮氧化硅材料或者是氮氧化硅与高K材料的组合；并且，当第一栅氧化层4和第二栅氧化层8的材料相同时，可以通过第一栅氧化层4和第二栅氧化层8选择不同的厚度，来调节阈值电压。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (1)

1.一种双栅极鳍式场效晶体管的形成方法，其特征在于，包括以下步骤：
S1 提供一半导体衬底，在所述半导体衬底上形成一埋氧层；
S2 在所述埋氧层上形成第一半导体层，并对所述第一半导体层图形化形成半导体鳍片层；
S3 在所述半导体鳍片层的顶面及两侧面外延生长形成第二半导体层；
S4 在所述第二半导体层及埋氧层上表面形成第一栅氧化层；
S5 在所述第一栅氧化层表面形成第一栅极层；
S6 在所述第一栅极层表面形成一氧化层并平整化所述氧化层使所述第一栅极层顶面露出；
S7 对所述第一栅极层进行回刻并回刻停止于所述半导体鳍片层内；
S8 去除所述半导体鳍片层以形成第一复合结构；
S9 在所述第一复合结构表面形成第二栅氧化层；
S10 在所述第二栅氧化层表面形成第二栅极层；
S11 继续栅极和源漏区的制备工艺，以形成最终的双栅极鳍式场效晶体管；
所述第二半导体层的材质为SiGe；
所述第一栅极层材质为多晶硅；
所述第二栅极层材质为金属；
所述第一栅极层和第二栅极层的材质不同；
所述第一栅极层和第二栅极层的厚度不同；
所述外延生长的第二半导体层厚度为2—30nm；
一种采用所述双栅极鳍式场效晶体管的形成方法所形成的双栅极鳍式场效应晶体管结构，包括：
一埋氧层；
两个所述第二半导体层，条状水平对称设置于所述埋氧层上；
两个所述第一栅氧化层，L型对称设置于所述第二半导体层的外侧面；
两个所述第一栅极层，L型对称设置于所述第一栅氧化层的外侧面；
两个所述氧化层，对称设置于所述第一栅极层的外侧面；
一第二栅氧化层，设置于所述氧化层、第一栅极层、第一栅氧化层、第二半导体层和露出的埋氧层上表面；
一第二栅极层，设置于所述第二栅氧化层上；
所述第一栅极层为控制栅，所述第二栅极层为驱动栅。
CN201711177128.5A 2017-11-22 2017-11-22 一种双栅极鳍式场效晶体管形成方法及结构 Active CN107731927B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711177128.5A CN107731927B (zh) 2017-11-22 2017-11-22 一种双栅极鳍式场效晶体管形成方法及结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711177128.5A CN107731927B (zh) 2017-11-22 2017-11-22 一种双栅极鳍式场效晶体管形成方法及结构

Publications (2)

Publication Number Publication Date
CN107731927A CN107731927A (zh) 2018-02-23
CN107731927B true CN107731927B (zh) 2020-12-25

Family

ID=61218225

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711177128.5A Active CN107731927B (zh) 2017-11-22 2017-11-22 一种双栅极鳍式场效晶体管形成方法及结构

Country Status (1)

Country Link
CN (1) CN107731927B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960791B2 (en) * 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
CN103915344B (zh) * 2013-01-08 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20150255555A1 (en) * 2014-03-05 2015-09-10 Globalfoundries Inc. Methods of forming a non-planar ultra-thin body device

Also Published As

Publication number Publication date
CN107731927A (zh) 2018-02-23

Similar Documents

Publication Publication Date Title
JP6535116B2 (ja) 圧縮歪みチャネル領域を有する半導体装置及びその製造方法
CN106340455B (zh) 半导体元件及其制作方法
US7972914B2 (en) Semiconductor device with FinFET and method of fabricating the same
JP6251604B2 (ja) フィンｆｅｔ構造を有する半導体装置及びその製造方法
US9209278B2 (en) Replacement source/drain finFET fabrication
US9455346B2 (en) Channel strain inducing architecture and doping technique at replacement poly gate (RPG) stage
KR100458288B1 (ko) 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
KR100585178B1 (ko) 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
JP5166264B2 (ja) 電界効果トランジスタ（ｆｅｔ）、その製造方法及びそれを備えている集積回路
KR100699839B1 (ko) 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US9224840B2 (en) Replacement gate FinFET structures with high mobility channel
TWI482283B (zh) 半導體裝置及其形成方法
US9627268B2 (en) Method for fabricating semiconductor device
US8735984B2 (en) FinFET with novel body contact for multiple Vt applications
US20050272190A1 (en) Methods of fabricating fin field-effect transistors having silicide gate electrodes and related devices
US7419857B2 (en) Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
CN111106111B (zh) 半导体装置及其制造方法及包括该半导体装置的电子设备
TW201628090A (zh) 半導體元件及其製作方法
CN104517847B (zh) 无结晶体管及其形成方法
CN105448739B (zh) 具有栅极结构的半导体器件及其制造方法
EP2235745A1 (en) Improved manufacturing method for planar independent-gate or gate-all-around transistors
US11038039B2 (en) Method of forming a semiconductor device
KR20180048225A (ko) 드레인에서 개선된 금속 랜딩으로 esd finfet을 제조하는 시스템 및 방법
KR20050110081A (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
CN107731927B (zh) 一种双栅极鳍式场效晶体管形成方法及结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant