CN107680934A - 薄膜层形成结构及其形成方法、半导体器件 - Google Patents

薄膜层形成结构及其形成方法、半导体器件 Download PDF

Info

Publication number
CN107680934A
CN107680934A CN201711059890.3A CN201711059890A CN107680934A CN 107680934 A CN107680934 A CN 107680934A CN 201711059890 A CN201711059890 A CN 201711059890A CN 107680934 A CN107680934 A CN 107680934A
Authority
CN
China
Prior art keywords
area
film layer
substrate
cross over
surface area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711059890.3A
Other languages
English (en)
Other versions
CN107680934B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Ruili Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ruili Integrated Circuit Co Ltd filed Critical Ruili Integrated Circuit Co Ltd
Priority to CN201711059890.3A priority Critical patent/CN107680934B/zh
Publication of CN107680934A publication Critical patent/CN107680934A/zh
Application granted granted Critical
Publication of CN107680934B publication Critical patent/CN107680934B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种薄膜层形成结构及其形成方法、半导体器件，提供一具有第一区域与第二区域的基底，第一区域高于第二区域，且第一区域与第二区域的连接处具有一第一交叠点，在基底上形成的薄膜层具有第一表面区、第二表面区与第三表面区，第一表面区高于第二表面区，第三表面区连接第一表面区与第二表面区；第三表面区与第二表面区的连接点构成第二交叠点，第一交叠点与第二交叠点组成的连接线与第一方向的夹角小于58度，连接线与第二方向的夹角大于32度，从而使得薄膜层内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高薄膜层的均一性。

Description

薄膜层形成结构及其形成方法、半导体器件
技术领域
本发明涉及电子技术领域，具体涉及一种薄膜层形成结构及其形成方法、半导体器件。
背景技术
在具有不同高度的基底上形成薄膜层时，在该基底上直接沉积薄膜材料，所述基底上由于不同的高度连接处形成有台阶，薄膜层在台阶上形成从顶部到底部倾斜的结构，当沉积的薄膜材料比较厚时，台阶上的薄膜层形成悬突角(fang shape corner)，将会导致薄膜层内形成不牢固的内部应力线，在后续的工艺步骤中(例如平坦化工艺中)很容易遭到破坏，从而对后续的工艺造成影响。
因此，如何避免应力线的产生，提高薄膜层的均一性是本领域技术人员亟需解决的技术问题。
发明内容
本发明的目的在于提供一种薄膜层形成结构及其形成方法、半导体器件，能够提高薄膜层的均一性，减缓薄膜层内部的应力，提高薄膜层的质量。
为实现上述目的，本发明提供一种薄膜层的形成方法，包括：
提供一基底，所述基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部在1000纳米以上；以及
形成一薄膜层在所述基底的所述第一区域和所述第二区域上，所述薄膜层的上表面包括一第一表面区、第二表面区和第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点；其中，
所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部。
可选的，所述第一区域为包括电容阵列的元件区，所述第二区域为围绕所述元件区的周边区域。
可选的，所述薄膜层的形成方法包括化学气相沉积法。
可选的，在所述化学气相沉积法中，反应腔室的压强为3torr～5torr，在所述反应腔室内，第一射频功率为1300W～1500W，第二射频功率为1800W～2100W，所述薄膜层的沉积速率为
可选的，所述薄膜层的厚度大于2000nm，所述第一区域的顶部与所述第二区域的顶部的高度差值大于1600nm，所述第二交叠点距离所述第一交叠点在所述第一方向上的水平宽度值的比值相对于所述高度差值大于1。
可选的，所述薄膜层的形成方法还包括：平坦化所述薄膜层至所述基底的所述第一区域的顶部位置，使平坦化后的薄膜层位于所述第二区域内，并与所述第一区域的顶部平齐。
可选的，在形成所述平坦化后的薄膜层之后还包括：
形成多个栓塞孔在所述平坦化后的薄膜层内；以及，
填充金属材料在所述栓塞孔内。
相应的，本发明还提供一种薄膜层形成结构，包括：
一基底，所述基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部在1000纳米以上；以及
一薄膜层，形成于所述基底的所述第一区域和所述第二区域上，所述薄膜层的上表面包括一第一表面区、第二表面区和第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域中，所述第一表面区对应所述第一区域的顶部的部分位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点；其中，
所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部。
可选的，所述第一区域为包括电容阵列的元件区，所述第二区域为围绕所述元件区的周边区域。
可选的，所述薄膜层的厚度大于2000nm，所述第一区域的顶部与所述第二区域的顶部的高度差值大于1600nm，所述第二交叠点距离所述第一交叠点在所述第一方向上的水平宽度值的比值相对于所述高度差值大于1。
可选的，所述薄膜层平坦化至所述基底的所述第一区域的顶部位置，平坦化后的薄膜层位于所述第二区域内，并与所述第一区域的顶部平齐。
可选的，在所述平坦化后的薄膜层内形成多个栓塞孔，所述薄膜层形成结构还包括金属材料，填充在所述栓塞孔内。
相应的，本发明还提供一种半导体器件，包含如上述所述的薄膜层形成结构。
与现有技术相比，本发明提供的薄膜层形成结构及其形成方法、半导体器件中，基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部，在所述基底上形成的薄膜层的上表面包括三个表面区，第一表面区、第二表面区与第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分而位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点，所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部，使得所述薄膜层内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高了薄膜层的均一性。
附图说明
图1为一薄膜层的结构示意图；
图2a与图2b为图1所示的薄膜层在形成过程中的结构示意图；
图3a～图3c为图1中所示的薄膜层在后续工艺步骤中的结构示意图；
图4为本发明一实施例所提供的薄膜层的结构示意图；
图5a与图5b为图4所示的薄膜层在形成过程中的结构示意图；
图6a～图6c为图4中所示的薄膜层在后续工艺步骤中的结构示意图；
其中，附图标记如下：
10-基底；
11-半导体器件结构；
12-薄膜层；
13-第一金属层；
14-第一介质层；
15-栓塞孔；
16-第二介质层；
17-第二金属层；
θ1-连接线ab与第一方向的夹角；θ2-连接线ab与第二方向的夹角；
100-基底；
110-半导体器件结构；
120-薄膜层；
130-第一金属层；
140-第一介质层；
150-栓塞孔；
160-第二介质层；
170-第二金属层；
A-所述薄膜层的第一表面区、B-所述薄膜层的第二表面区、C-所述薄膜层的第三表面区；
D-第一交叠点；E-第二交叠点；
H-第一区域I与第二区域II的高度差值；L-第二区域II的宽度值；
θ3-连接线DE与第一方向的夹角；θ4-连接线DE与第二方向的夹角；
X-第一方向；Y-第二方向。
具体实施方式
图1为一薄膜层的结构示意图，如图1所示，基底10包括第一区域I与第二区域II，所述第一区域I内形成有一半导体器件结构11，所述半导体器件结构11为栅极结构、隔离结构等在半导体器件的制作过程中形成的结构。由于所述半导体器件结构11的形成，所述第一区域I的高度高于所述第二区域II的高度，其高度差为所述半导体器件结构11的高度。在所述基底10上形成有薄膜层12，所述薄膜层12覆盖所述半导体器件结构11以及所述基底10，由于所述半导体器件结构11的存在，所述薄膜层12在所述第一区域I与第二区域II连接处形成有台阶，所述薄膜层12由于所述台阶的存在其均一性受到影响，在台阶处形成有悬突角。其具体的形成过程请顺序参见图2a、图2b与图1所示，随着所述薄膜层12的不断沉积，在台阶处形成的所述薄膜层12的厚度并不会按比例增加，即随着时间的增加，所述台阶处所述薄膜层12的厚度增加比例并不相同，最终导致形成悬突角，所述薄膜层12形成有不牢固的内部应力线(如图1中的虚线所示)。
请参考图3a～图3c所示，在后续工艺步骤中对所述薄膜层12进行处理，会导致内部应力线断裂，从而对最终形成的半导体器件造成影响。如图3a所示，优选的，在所述第一区域I内还形成有第一金属层13，所述第一金属层13包围所述半导体器件结构11，在该步骤中，对所述薄膜层12进行平坦化处理，优选的，进行化学机械研磨，至暴露出所述第一金属层13，所述第二区域II内的所述薄膜层12与所述第一区域I内的所述第一金属层13平齐。但是，在对所述薄膜层12进行化学机械研磨的过程中，研磨头对所述薄膜层12施加的压力会导致应力线断裂，在所述薄膜层12内形成裂纹。
如图3b所示，在所述基底10上形成第一介质层14，所述第一介质层14覆盖所述第一金属层13以及所述薄膜层12，之后对所述第二区域II内的所述第一介质层14以及所述薄膜层12进行刻蚀形成多个栓塞孔15，至暴露出所述基底10。
如图3c所示，在所述栓塞孔15的侧壁及底部沉积形成第二介质层16，在所述栓塞孔内填充金属材料，形成第二金属层17，由于在所述薄膜层12内形成裂纹，在填充所述栓塞孔时，所述第二介质层16及所述第二金属层17会不可避免的填充至所述裂纹内，如果所述裂纹正好形成于两个所述栓塞孔之间，则会导致不同栓塞孔内的所述第二金属层17导通，如果所述裂纹形成于所述第一区域I的第一金属层13与所述第二区域II的栓塞孔之间，则会导致所述第二区域II内的第二金属层17与所述第一区域I内的第一金属层13导通。也就是说，由于裂纹的存在，使得后续形成的半导体器件产生了缺陷。并且随着后续工艺的进行，还可能会导致应力线的断裂，继而造成不可预测的损伤。
请继续参考图1所示，发明人发现，在所述半导体器件结构11的侧墙处的所述薄膜层12内存在多条应力线，其中，连接所述薄膜层12的拐角处a与所述半导体器件结构11的边缘处b的连接线ab为主要的应力线，该连接线ab与第一方向X(图1中的水平方向)的夹角θ1均大于59度，所述连接线ab与第二方向Y(图1中的竖直方向)的夹角θ2均小于31度。即所述连接线ab偏向于所述半导体器件结构11的侧墙，导致所述薄膜层12容易从所述连接线ab处发生断裂。
发明人进一步研究发现，所述薄膜层12在台阶处形成悬突角，导致该处薄膜层12不均匀的原因之一在于，在台阶处的沉积速率太过缓慢，即在所述半导体结构11侧壁上的所述薄膜层12的沉积速度太慢。因此，为了提高薄膜层12的均一性，避免应力的产生，需要提高沉积速度。
基于这些研究，本申请提出一种薄膜层形成结构及其形成方法、半导体器件，基底上的第一区域和第二区域的连接处具有第一交叠点，所述薄膜层的上表面包括一第一表面区、第二表面区和第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分而位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点，所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部。
本发明提供的薄膜形成结构及其形成方法中，连接线与同向于所述第一区域的顶部方向的夹角小于58度，与同向于所述第一区域的侧部方向的夹角大于32度，使得所述薄膜层内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高了薄膜层的均一性。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
本发明提供的薄膜层的形成方法包括：
步骤S100，提供一基底，所述基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部在1000纳米以上；
步骤S200，形成一薄膜层在所述基底的所述第一区域和所述第二区域上，所述薄膜层的上表面包括一第一表面区、第二表面区和第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分而位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点；其中，
所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部。
图4为本发明一实施例所提供的薄膜层的结构示意图，图5a与图5b为图4所示的薄膜层在形成过程中的结构示意图，图6a～图6c为图4中所示的薄膜层在后续工艺步骤中的结构示意图。下面结合图4以及图5a～5b、图6a～6c所示，详细说明本发明提出所述薄膜层的形成方法。
首先，如图4所示，在步骤S100中，提供一基底100。所述基底100的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，也可以为砷化镓或氮化镓等化合物，或者本领域技术人员已知的其他材料。在本实施例中，优选的基底100为单晶硅衬底。
所述基底100包括第一区域I与第二区域II，在所述第一区域I内的所述基底100上形成有半导体器件结构110，所述第一区域I和所述第二区域II在所述基底100上连接，使所述基底100对应在所述第一区域I和所述第二区域II的连接处具有一第一交叠点D，因此所述第一区域I的顶部高于所述第二区域II的顶部在1000纳米以上，所述第一区域I与所述第二区域II的高度差值H为所述半导体器件结构110的高度。可以理解的是，所述半导体器件结构110可以是电容器阵列结构等在半导体器件制作过程中形成的结构。即所述第一区域I为包括电容阵列的元件区，所述第二区域II为围绕所述元件区的周边区域。。
接着，在步骤S200中，形成薄膜层120在所述基底100的所述第一区域I和所述第二区域II上，所述薄膜层120覆盖所述半导体器件结构110以及所述基底100，如图4所示。所述薄膜层120在远离所述基底100的一侧(即所述薄膜层120的上表面)具有三个表面区，分别是第一表面区A、第二表面区B与第三表面区C，其中，所述第一表面区A覆盖在所述第一区域I上并延伸至所述第二区域II，所述第一表面区A对应所述第一区域I的顶部的部分而位于第一高度位置，所述第二表面区B覆盖在所述第二区域II上并对应所述第二区域II的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，即所述第一表面区A高于所述第二表面区B，所述第三表面区C连接所述第一表面区A与第二表面区B；在所述薄膜层120上具有连接所述第三表面区C与第二表面区B的第二交叠点E，所述第一交叠点D与第二交叠点E组成一连接线DE，所述连接线与第一方向X的夹角θ3小于58度，所述连接线DE与所述第二方向Y的夹角θ4大于32度。其中，所述第一方向X同向于所述第一区域I的顶部，即图4中的水平方向，所述第二方向Y同向于所述第一区域I的侧部，即图4中的竖直方向。
所述连接线DE与所述第一方向的夹角小于58度，与所述第二方向的夹角大于32度，与图1中的连接线ab相比，所述连接线DE更向右倾斜，远离所述半导体器件结构110的侧壁，即具有第三表面区C的薄膜层120更向右倾斜，使得所述薄膜层120内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高了薄膜层的均一性。
具体的，在本实施例中，采用化学气相沉积法形成所述薄膜层120，优选的，所述薄膜层120的材质为氧化硅。在所述化学气相沉积法中，首先通过提高反应腔室内的压强来提高反应速度，优选的，在本实施例中，反应腔室的压强为3torr～5torr，在一般的化学气相沉积中，或者现有技术形成薄膜层的化学气相沉积中，反应腔室的压强一般为1.5torr～3.5torr，与现有技术相比，本实施例中，反应腔室的压强增加将近一倍。以此来提高所述薄膜层120沉积的速度。
优选的，还可以对反应腔室中的第一射频功率与第二射频功率进行调整，总体提高反应腔室的射频功率，从而提高反应离子的迁移率，由此进一步提高沉积速率。在现有技术形成薄膜层的化学气相沉积中，第一射频功率HF为200W～400W，第二射频功率LF为2100W～2400W，在本实施例中，提高第一射频功率HF，将所述第一射频功率HF提高至1300W～1500W，同时为了防止射频功率过高对反应造成影响，稍微降低所述第二射频功率LF，本实施例中，所述第二射频功率LF为1800W～2100W，即在本实施例中，所述第一射频功率HF为1300W～1500W，所述第二射频功率LF为1800W～2100W，所述薄膜层120的沉积速率为
随着所述薄膜层120沉积速率的提高，在台阶处(所述第一区域I与所述第二区域II交界处)形成的薄膜层120的厚度与其余区域一样均匀增加，具体请顺序参照图5a、5b以及图4所示，随着时间的增加，所述薄膜层120在所述半导体器件结构110以及所述基底100上均匀的增加，使得最终形成的薄膜层中的连接线DE与第一方向X的夹角θ3小于58度，与第二方向的夹角θ4大于32度，使得所述薄膜层120内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高了薄膜层的均一性。
在本实施例中，优选的，所述第一区域I与第二区域II之间的高度差值H大于1600nm，即所述半导体结构11的高度值大于1600nm，所述薄膜层120的厚度大于2000nm，所述第二交叠点E距离所述第一交叠点D在所述第一方向X上的水平宽度值的比值相对于所述高度差值H大于1，或者所述高度值差H与所述第二区域II在所述第一方向X上的宽度值L的比值小于1。
采用如上所述方法所形成的薄膜层120在后续的工艺步骤中并不会出现内部应力线断裂的缺陷，具体请参照图6a～6c所示，在形成薄膜层120后继续进行后续工艺步骤。首先请参考图6a所示，优选的，在所述第一区域I还形成有第一金属层130，所述第一金属层130包围所述半导体器件结构110，在上述提及到的高度差值H应该是所述半导体器件结构110的高度(厚度)与所述第一金属层130的高度(厚度)之和。
在该步骤中，对所述薄膜层120进行平坦化工艺，优选的，进行化学机械研磨，至暴露出所述第一金属层130，所述第二区域II内的所述薄膜层120与所述第一区域I内的所述第一金属层130平齐。在对所述薄膜层120进行化学机械研磨的过程中，研磨头会对所述薄膜层120施加压力，但是由于所述薄膜层120内部应力已经通过相互平衡和释放得到缓解，并不会出现断裂的现象。
如图6b所示，在所述基底100上形成第一介质层140，所述第一介质层140覆盖所述第一金属层130以及所述薄膜层120，之后对所述第二区域II内的所述第一介质层140以及所述薄膜层120进行刻蚀形成多个栓塞孔150，至暴露出所述基底100。
如图6c所示，在所述栓塞孔150的侧壁及底部沉积形成第二介质层160，在所述栓塞孔内填充金属材料，形成第二金属层170，由于在所述薄膜层120内并不存在裂纹，因此不会产生如上所述的短路现象。
综上所述，本发明提供的薄膜层的形成方法中，基底上的第一区域和第二区域的连接处具有第一交叠点，在所述基底上形成的薄膜层的上表面包括三个表面区，第一表面区、第二表面区与第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分而位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点，所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，使得所述薄膜层内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高了薄膜层的均一性。
相应的，本发明还提供一种薄膜层形成结构，采用如上所述的方法形成。
请参考图4所示，所述薄膜层形成结构包括：
一基底100，所述基底100具有第一区域I与第二区域II，所述第一区域I和所述第二区域II在所述基底100上连接，使所述基底100对应在所述第一区域I和所述第二区域II的连接处具有一第一交叠点D，其中，所述第一区域I的顶部高于所述第二区域II的顶部在1000纳米以上；以及
一薄膜层120，形成于所述基底100的所述第一区域I和所述第二区域II上，所述薄膜层120的上表面包括一第一表面区A、第二表面区B和第三表面区C，所述第一表面区A覆盖在所述第一区域I上并延伸至所述第二区域II，所述第一表面区对应所述第一区域I的顶部的部分而位于第一高度位置，所述第二表面区B覆盖在所述第二区域II上并对应所述第二区域II的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，即所述第一表面区A高于所述第二表面区B，所述第三表面区C连接所述第一表面区A与第二表B；在所述薄膜层120上具有连接所述第三表面区C与第二表B的第二交叠点E，所述第一交叠点D与所述第二交叠点E组成的连接线DE与第一方向X的夹角θ3小于58度，所述连接线DE与第二方向Y的夹角θ4大于32度，其中，所述第一方向X同向于所述第一区域的顶部，即图4中的水平方向，所述第二方向Y同向于所述第一区域的侧部，即图4中的竖直方向。
进一步的，所述第一区域I为包括电容阵列的元件区，所述第二区域II为围绕所述元件区的周边区域。
优选的，所述薄膜层120的厚度大于2000nm，所述基底100上所述第一区域I与所述第二区域II的高度差值H大于1600nm，所述第二交叠点E距离所述第一交叠点D在所述第一方向X上的水平宽度值的比值相对于所述高度差值H大于1，或者所述高度差值H与所述第二区域II在所述第一方向X上的宽度值L的比值小于1。
相应的，本发明还提供一种半导体器件，包含如上所述的薄膜层形成结构。
综上所述，本发明提供的薄膜层形成结构及其形成方法、半导体器件中，基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部，在所述基底上形成的薄膜层的上表面包括三个表面，第一表面区、第二表面区与第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分而位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分而位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点，所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部，即所述连接线与同向于所述第一区域的顶部方向的夹角小于58度，与同向于所述第一区域的侧部方向的夹角大于32度，使得所述薄膜层内部的应力通过相互平衡和释放得到缓解，避免了应力线的产生，由此避免在后续的工艺中薄膜层的断裂，从而获得高质量的薄膜层，并且提高了薄膜层的均一性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种薄膜层的形成方法，其特征在于，包括：
提供一基底，所述基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部在1000纳米以上；以及
形成一薄膜层在所述基底的所述第一区域和所述第二区域上，所述薄膜层的上表面包括一第一表面区、第二表面区和第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域，所述第一表面区对应所述第一区域的顶部的部分位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点；其中，
所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部。
2.如权利要求1所述的薄膜层的形成方法，其特征在于，所述第一区域为包括电容阵列的元件区，所述第二区域为围绕所述元件区的周边区域。
3.如权利要求1所述的薄膜层的形成方法，其特征在于，所述薄膜层的形成方法包括化学气相沉积法。
4.如权利要求3所述的薄膜层的形成方法，其特征在于，在所述化学气相沉积法中，反应腔室的压强为3torr～5torr，在所述反应腔室内，第一射频功率为1300W～1500W，第二射频功率为1800W～2100W，所述薄膜层的沉积速率为
5.如权利要求1所述的薄膜层的形成方法，其特征在于，所述薄膜层的厚度大于2000nm，所述第一区域的顶部与所述第二区域的顶部的高度差值大于1600nm，所述第二交叠点距离所述第一交叠点在所述第一方向上的水平宽度值的比值相对于所述高度差值大于1。
6.如权利要求1所述的薄膜层的形成方法，其特征在于，所述薄膜层的形成方法还包括：平坦化所述薄膜层至所述基底的所述第一区域的顶部位置，使平坦化后的薄膜层位于所述第二区域内，并与所述第一区域的顶部平齐。
7.如权利要求6所述的薄膜层的形成方法，其特征在于，在形成所述平坦化后的薄膜层之后还包括：
形成多个栓塞孔在所述平坦化后的薄膜层内；以及，
填充金属材料在所述栓塞孔内。
8.一种薄膜层形成结构，其特征在于，包括：
一基底，所述基底具有第一区域与第二区域，所述第一区域和所述第二区域在所述基底上连接，使所述基底对应在所述第一区域和所述第二区域的连接处具有一第一交叠点，其中，所述第一区域的顶部高于所述第二区域的顶部在1000纳米以上；以及
一薄膜层，形成于所述基底的所述第一区域和所述第二区域上，所述薄膜层的上表面包括一第一表面区、第二表面区和第三表面区，所述第一表面区覆盖在所述第一区域上并延伸至所述第二区域中，所述第一表面区对应所述第一区域的顶部的部分位于第一高度位置，所述第二表面区覆盖在所述第二区域上并对应所述第二区域的顶部的部分位于第二高度位置，所述第一高度位置高于所述第二高度位置，所述第三表面区连接所述第一表面区和所述第二表面区；所述第三表面区与所述第二表面区的连接点构成一第二交叠点；其中，
所述第一交叠点与所述第二交叠点组成的连接线与第一方向的夹角小于58度，所述连接线与第二方向的夹角大于32度，其中，所述第一方向同向于所述第一区域的顶部，所述第二方向同向于所述第一区域的侧部。
9.如权利要求8所述的薄膜层形成结构，其特征在于，所述第一区域为包括电容阵列的元件区，所述第二区域为围绕所述元件区的周边区域。
10.如权利要求8所述的薄膜层形成结构，其特征在于，所述薄膜层的厚度大于2000nm，所述第一区域的顶部与所述第二区域的顶部的高度差值大于1600nm，所述第二交叠点距离所述第一交叠点在所述第一方向上的水平宽度值的比值相对于所述高度差值大于1。
11.如权利要求8、9或10所述的薄膜层形成结构，其特征在于，所述薄膜层平坦化至所述基底的所述第一区域的顶部位置，平坦化后的薄膜层位于所述第二区域内，并与所述第一区域的顶部平齐。
12.如权利要求11所述的薄膜层形成结构，其特征在于，在所述平坦化后的薄膜层内形成多个栓塞孔，所述薄膜层形成结构还包括金属材料，填充在所述栓塞孔内。
13.一种半导体器件，其特征在于，包含如权利要求8所述的薄膜层形成结构。
CN201711059890.3A 2017-11-01 2017-11-01 薄膜层的形成方法 Expired - Fee Related CN107680934B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711059890.3A CN107680934B (zh) 2017-11-01 2017-11-01 薄膜层的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711059890.3A CN107680934B (zh) 2017-11-01 2017-11-01 薄膜层的形成方法

Publications (2)

Publication Number Publication Date
CN107680934A true CN107680934A (zh) 2018-02-09
CN107680934B CN107680934B (zh) 2018-12-04

Family

ID=61143285

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711059890.3A Expired - Fee Related CN107680934B (zh) 2017-11-01 2017-11-01 薄膜层的形成方法

Country Status (1)

Country Link
CN (1) CN107680934B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244260A (zh) * 2020-01-21 2020-06-05 中国计量科学研究院 超导约瑟夫森结器件制备方法和超导约瑟夫森结器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130052785A1 (en) * 2011-08-29 2013-02-28 Elpida Memory, Inc. Method of manufacturing semiconductor device
CN107004715A (zh) * 2014-12-10 2017-08-01 丰田自动车株式会社 半导体装置及半导体装置的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130052785A1 (en) * 2011-08-29 2013-02-28 Elpida Memory, Inc. Method of manufacturing semiconductor device
CN107004715A (zh) * 2014-12-10 2017-08-01 丰田自动车株式会社 半导体装置及半导体装置的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244260A (zh) * 2020-01-21 2020-06-05 中国计量科学研究院 超导约瑟夫森结器件制备方法和超导约瑟夫森结器件

Also Published As

Publication number Publication date
CN107680934B (zh) 2018-12-04

Similar Documents

Publication Publication Date Title
US7915173B2 (en) Shallow trench isolation structure having reduced dislocation density
US6057202A (en) Method for manufacturing an inductor with resonant frequency and Q value increased in semiconductor process
US11437384B1 (en) Semiconductor memory device and method for manufacturing the same
US11798984B2 (en) Seamless gap fill
JPH05160251A (ja) 集積回路製造方法
US8105899B2 (en) Method and structure for performing a chemical mechanical polishing process
CN101501838B (zh) 微电子组件及其形成方法
JPH05198572A (ja) 半導体ウエハーをパッシベーション化する方法
CN107680934A (zh) 薄膜层形成结构及其形成方法、半导体器件
CN102024786B (zh) 用于互连工艺中的半导体器件及其制造方法
US20020000642A1 (en) Scribe line structure for preventing from damages thereof induced during fabrication
US20150185418A1 (en) Substrate, related device, and related manufacturing method
CN207409473U (zh) 薄膜层形成结构及半导体器件
CN102543786B (zh) Cmp工艺缺陷检测方法和浅沟槽隔离的制作方法
CN103839884A (zh) 半导体器件结构及其形成方法
US10002820B2 (en) Through silicon via layout pattern
CN108346570A (zh) 一种半导体器件的制作方法
CN106229296A (zh) 阵列基板中金属层的形成方法以及tft阵列基板
GB2597430A (en) Vertically stacked fin semiconductor devices
CN108069388B (zh) 在基体的表面形成斜面的方法
CN104163398A (zh) 半导体器件中深槽的填充结构及其填充方法
US8217499B2 (en) Structure to reduce etching residue
CN103219304A (zh) 半导体晶圆级封装结构及其制备方法
CN203192788U (zh) 半导体晶圆级封装结构
CN117855037B (zh) 一种半导体结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20180927

Address after: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Applicant after: Changxin Storage Technology Co., Ltd.

Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Applicant before: Ever power integrated circuit Co Ltd

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181204

Termination date: 20191101

CF01 Termination of patent right due to non-payment of annual fee