CN1076560C - 数据接口方法及其装置 - Google Patents

Abstract

本发明利用数据组的数据格式来产生与数据行相应的行识别信号，利用该信号和基本时钟信号在各数据行结束时产生具有规定脉冲的行时钟信号，对前述行识别信号加以计数，在数据组结束时产生具有规定脉冲的组时钟信号，在由前述行识别信号所启动的区间内对前述基本时钟信号进行计数以产生具有对应于前述数据组的一数据毕特区间的周期的脉冲信号，由此来对前述数据组的异步数据进行同步。同时，借助使异步数据同步并可由数据组中提取特定数据。

Description

数据接口方法及其装置

本发明是有关一种数字信号的接口系统，特别是关于能对具有一定数据格式的、被异步传送所规定大小的数据组加以向步的数据接口的方法及其装置。

一般电视机、音响装置或计算机等都设置有输入用户所希望的信号(数据)的输入装置和对所输入的信号加以处理并输出的数据处理装置，但将该信号由所述的信号输入装置传送给数据处理装置可以有各种不同的传送方式。本发明是一种有关用于处理以异步串行方式传送的数字信号的数据接口系统。

像这种产生异步串行式数据的信号输入装置可以有各种不同的形式，例如鼠标器、控制杆和图形输入板等。这种输入装置由于能简便地描绘图形和花纹而得到广泛的应用。在上述图形输入板的情况中，使用电子笔在输入板上描画图形和花纹时，即可产生对应各象点所确定的数据组，并将该数据组的数据以异步串行方式传送。但是，由于大部分的电子装置仅仅可识别那些针对与一定的时钟信号相配合的同步信号的数据交换，因而为了实现图形输入板与数据处理装置之间的数据交换，必须将输入板的异步信号数据加以同步处理。并且，数据处理装置还必须消除所接收信号中的冗余信号而仅仅提取必要的特定数据。为了对这样的数据进行处理，必须使用能使得输入数据同步的接口系统。

现有的数据接口系统是先将由信号输入装置以异步串行方式传送的一定大小的数据组单位的数字信号加以同步，采用特定的软件由数据接口系统从该经过同步的数据组中提取特定的数据。但是，在采用软件方式进行数据接口的情况下，该对信号进行输入并进行处理的装置必须对软件加以更改和变化以便与机器特性相适应，因此，存在有必须经常注意不影响程序的问题。并且，使用软件处理的方式也限制了处理速度的提高，使得用户不方便。

因此，本发明的目的在于提供一种接口装置，使用硬件来既能实现信号输入装置与数据处理装置间异步传送的数字信号的同步处理，也能由此经过同步的信号中提取所需的特定的数据。

本发明的另一目的是提供用硬件来实现上述数据接口装置的方法。

本发明的上述目的是借助于这样一种数据接口装置来实现的，即在接受异步串行输入的、具有规定数据格式的、具有若干分别由多个数据毕特位所组成的数据行的规定大小的数据组的、采用具有规定频率的脉冲信号作为基本时钟信号的并对前述数据组加以规定的同步的数据接口装置中设置有：接受串行输入的包含有表示前述各数据行的开始的起始位数据的数据组的异步数据，并产生为识别各数据行区间的行识别信号的设施；接受由前述行识别信号产生设施所输出的行识别信号和前述的基本时钟信号，并在各数据行结束时产生具有确定的脉冲行时钟信号的设施；接受由前述行识别信号产生设施所输出的行识别信号并在前述数据组结束时产生确定的脉冲组时钟信号的设施；以及接受由前述行识别信号产生设施所输出的行识别信号和前述基本时钟信号，并产生使前述数据组的各数据毕特位同步的同步时钟信号的设施。

本发明的另一目的，即数据接口方法是这样来实现的，在接受异步串行输入的具有若干分别由多个数据毕特位所组成的数据行的规定大小的数据组的、具有规定数据格式的、利用具有规定频率的脉冲信号作为时钟信号的。对前述数据组加以规定的同步化的数据接口方法中，采用了下述步骤：接受串行输入的包含有表示前述数据行开始的起始毕特位数据的数据组的异步信号，产生在各数据行区间具有规定电平的行识别信号；根据前述行识别信号产生步骤所得到的行识别信号和前述基本时钟信号在各数据行结束时产生具有规定脉冲的行时钟信号；根据由前述行识别信号产生步骤所得的行识别信号在前述数据组结束时产生具有确定的脉冲的组时钟信号；和根据由前述行识别信号产生步骤所得的行识别信号及前述基本时钟信号产生为对前述数据组各数据毕特位进行同步的同步时钟信号。

下面对照附图对本发明的最佳实施例作详细叙述。

首先，在说明按本发明所实现的数据接口装置之前，简单说明由前述图形输入板所产生的数据格式。图形输入板是用电子笔描绘任何图形和花纹来作数据输入的，用电子笔在输入板上的一个点处产生由7 7个毕特位所组成的数据组。图1A所示的即为对应由电子笔在图形输入板上输入的一个画点的数据组的格式。相当一个画点的数据组由7个数据行组成，而每一数据行则由11个数据位组成。图1B表示一数据行的格式，各数据行的最前面为通知数据行开始的起始毕特位(B0)，其后为8毕特的数据毕特位(B1—B8)，接着为检验差错的奇偶毕特位(B9)，最后为表示数据行结束的终止毕特(B10)。在各数据行之间存在有规定的标志信号，此标志信号被用作表示由异步传送的数据组产生的时间或空间的事件的符号和表征信号。由前述起始毕特位所构成的起始信号，由于标志信号以“高”电平输入，因而用“低”电平的输入来表示数据行的开始。图1C表示图1A中的多个数据行串行传送的状态。数据的传送是在标志信号以后由起始位到结束位的数据行传送的，这样的异步传送数据是按一个数据组，亦即在数据的接口上必要和充分的数据全部被传送完为止而连续进行的。

图1A数据组中77个数据毕特位除起始位、奇偶位及终止位外，接口中所必要的数据为56个数据毕特位。其中特别是，为了在画面上显示一个画点所必须的以图1A中点线所表示的座标数据是32个数据毕特位(X0，X1，-----X15，Y0，Y1，-----Y15)。因此，为了显示对应画点必须由为信号输入装置所传送的77个毕特位的数据组中提取32毕特的座标数据。而为了由数据组中提取座标数据，就必须对此串行传送的异步信号给予所规定的同步。

图2表示按照本发明实现的数据接口装置的一个实施例。图2的装置由下列单元组成：接受数据组单位输入的异步信号、产生具有与各数据行的区间相对应而确定的脉冲的行识别信号的行信号发生单元10；接受规定频率的基本时钟信号和行信号发生单元10所产生的行识别信号、产生具有各数据行结束时确定的脉冲的行时钟发生单元20；接受行信号发生单元10所产生的行识别信号、产生具有数据组结束时确定的脉冲的组时钟信号的组时钟产生单元30；以及为了由前述数据组提取座标数据而产生对异步信号进行同步的同步时钟信号的同步时钟信号产生单元40。

其中，前述行信号产生单元由下列部件组成：接受异步信号(DATA)和规定的复位信号(RST)和行时钟产生单元所输出的行时钟信号而产生规定的予置信号的第一“与”门(AND1)；接受前述行时钟信号和反相的复位信号而产生规定的清零信号的第一“或非”门(NOR1)；以及“J”输入端接地、“K”输入端输入前述的反相复位信号、予置端(PR)输入由前述第一“与”门(AND1)输出的复位信号、清零端(CL)输入由前述第一“或非”门输出的清零信号、时钟输入端接受所规定的起始位脉冲而输出前述识别信号的JK触发器。

行时钟产生单元20由下列部件构成：接受前述规定的时钟信号和行信号产生单元10所输出的行识别信号、进行计数、输出10毕特的计数信号的模560计数器22；接受模560计数器22输出的10毕特计数值，在该10毕特信号的值为560时输出规定逻辑信号的逻辑单元24；以及接受前述规定的时钟信号，并在输入端接受逻辑单元24输出的逻辑信号，由各数据行区间起始端产生脉冲并由前述行信号产生单元10的第一“与”门(AND1)输入的第二触发器(FF2)。

组时钟产生单元30由下列部件组成：接受行信号产生单元10所输出的行识别信号、输出3毕特计数值的模7计数器(CNTA)；接受模7计数器(CNT4)输出的3毕特计数值、在此3毕特数据成为十进制数7时输出规定的逻辑信号的第“五“与”门(AND5)；以及接受第五“与”门(AND5)输出的逻辑信号及行信号产生单元10所提供的行识别信号的反相信号、在数据组起始端产生脉冲的第三触发器(FF3)和逻辑部件。

同步时钟产生单元40由下列部件构成：接受前述基本时钟信号与行信号产生单元10所输出的行识别信号并加以计数而输出5毕特计数值的模26计数器(CNT5)；接受模26计数器(CNT5)输出的5毕特计数值、在此5毕特数据成为十进制数26时输出规定的逻辑信号的第七“与”门(AND7)和第八“与”门(AND8)；以及接受前述基本时钟信号与第八“与”门(AND8)的输出信号、输出为使前述异步数据同步的同步时钟信号的第四触发器(FF4)。

图3A～3M中示出了图2中所示装置的各组成单元的输入输出信号的波形。下面对照图3A～3M中所示的波形图来对图2所示的装置的工作进行详细说明。

通常，由图形输入板所产生的数据可由各种传送速度来传输，这些传送速度可以是150，300，600，1200，2400，4800，9600和19200BPS(每秒毕特)等。作为本发明一个实施例的图2所示装置是针对传输速度为9600BPS的情况加以说明的。数据传输速度为9600BPS意味着一秒钟内传送9600毕特的数据，因而每一毕特所占的传送时间即为104μsec。这样，图1B和图1C一数据行的传输时间即为104×111＝1144μsec。由图2的装置产生的基本时钟信号如采用图3A那样的频率为0.5MHZ的基本时钟信号时，一个脉冲的周期即为2μSec，1毕特的区间相当于52个脉冲。如对这样的时钟信号计数到560个时钟，这一区间即为1120μSec。为了在此1120μSec的区间内传送一数据行，就必须产生11个数据毕特时钟。在1120μSec区间内产生11个毕特时钟的毕特脉冲信号如图3H中所示。这样，以9600BPS的数据传输速度、采用0.5MHZ的基本时钟信号作为前提来对其运行加以说明。

图2所示装置中的行信号产生单元10的第一“与”门(AND1)输入传送速度为9600BPS的异步信号(DATA)，操作时加以“高”电平的复位信号(RST)，由行时钟产生单元20输出与图3C中所示相同的行时钟信号(C)。这样，第一“与”门(AND1)就产生如图3E所示的复位信号，并送给第一触发器(FF1)的予置端。第一“或非”门(NOR1)接受前述行时钟信号(C)和前述复位信号的反相信号，产生如图3F所示的清零信号，并送至第一触发器(FF1)的清零端。第一触发器(FF1)的J输入端接地，K输入端加有前述复位信号的反相信号，因而，J和K端的输入信号均为“0”时，时钟端则输入与图3B所示相同的时钟信号。图3B所示为数据行区间中的起始毕特区间具有“低”电平脉冲的起始毕特脉冲信号。第一触发器(FF1)的输出端在数据行开始时因予置信号(E)的作用而输出“高”电平。在予置信号(E)降为“低”电平的同时，时钟输入端上出现起始毕特位脉冲信号(B)的上升沿，由于J和K端均为“0”，所以第一触发器(FF1)在加有时钟脉冲时，仍维持原先的输出值不变。因而第一触发器(FF1)即产生与图3G相同的脉冲信号。图3G的脉冲信号为在11毕特的数据行的区间内保持“高”电平的行识别信号。由第一触发器(FF1)输出的行识别信号(G)被分别送到行时钟产生单元20的模560计数器22、组时钟产生单元30的模7计数器(CNT4)、同步时钟产生单元40的模26计数器(CNT5)和第四触发器(FF4)。行时钟产生单元20的模560计数器22由具有4毕特输出端的3个计数器(CNT1，CNT2，CNT3)组成，模560计数器22输出的10毕特计数数据中的第一计数器(CNT1)输出4低位毕特，第二计数器(CNT2)输出其次的4毕特，而第三计数器(CNT3)则输出2高位毕特。第一计数器(CNT1)、第二计数器(CNT2)和第三计数器(CNT3)的清零端加有如图3I所示的脉冲号，图3I的脉冲信号表示连续产生的行信号产生单元10的第一触发器(FF1)的输出行识别信号(G)的状态。因此，第一计数器(CNT1)、第二计数器(CNT2)及第三计数器(CNT3)在当连续的行识别信号(I)为“高”电平时进行计数，而在行识别信号(I)为低电平时被清零。而第一计数器(CNT1)、第二计数器(CNT2)及第三计数器(CNT3)均是在接受加于时钟端的基本时钟信号(A)来进行计数的。开始，第一计数器(CNT1)进行计数，4毕特的计数值由0000变为1111，此后的数值再被计数时，第一计数器(CNT1)的进位信号输出端(RCO)就产生进位信号并被送给第二计数器(CNT2)的输入端(LOAD2)。第二计数器依靠在其输入端(LOAD2)输入第一计数器(CNT1)所提供的进位信号来开始计数。第二计数器(CNT2)与第一计数器(CNT1)同样地其4毕特计数值由0000变为1111，再对下一数值进行计数时，即在进位信号输出端(RCO)产生进位信号，并被送给第三计数器(CNT3)的输入端(LOAD3)。接着第三计数器(CNT3)即开始计数，并输出2毕特的计数数据。这样，由第一计数器(CNT1)，第二计数器(CNT2)及第三计数器(CNT3)所输出的模560计数器22的10毕特的计数数据被传送给逻辑单元24。逻辑单元24由第二“或非”门(NOR2)第二“与”门(AND2)、第三“与”门(AND3)和第四“与”门(AND4)组成。第一计数器(CNT1)的4毕特输出数据由第二“或非”门(NOR2)输入，笫二计数器(CNT2)的4毕特输出数据由第二“与”门(AND2)输入，第三计数器(CNT3)的2毕特输出数据由第三“与”门(AND3)输入。第二“或非”门(NOR2)在所输入的二进制数据成为1111时输出逻辑“1”，第二“与”门在所输入的二进制数据成为0011时输出逻辑“1，第二“与”门在所输入的二进制数据成为0011时输出逻辑“1”，第三“与”门(AND3)在所输入的二进制数据成为10时输出逻辑“1”。由第二“或非”门(NOR2)、第二“与”门(AND2)及第三“与”门(AND3)输出的逻辑信号被传送给第四“与”门(AND4)。第四“与”门(AND4)在输入信号全为“1”时输出逻辑“1”。因而在模560计数器22输出10毕特计数数据成为1000110000时，亦即成为十进制数560时，逻辑单元24的第四“与”门(AND4)即输出逻辑“1”。由逻辑单元24的第四“与”门(AND4)输出的逻辑信号被加到第二触发器(FF2)的数据输入端。第二触发器(FF2)在模560计数器22的计数值成为560时，由逻辑单元24在一毕特的时间内输入逻辑“1”信号，此时由时钟端输入基本时钟信号(A)的脉冲而产生与图3C相同的脉冲信号。图3C为在各数据行结束时产生脉冲的行时钟信号。这一行时钟信号(C)被分别送到前述行信号产生单元10的第一“与”门(AND1)和第一“或非”门(NOR1)，产生予置信号(E)和清零信号(F)。

一方面，组时钟产生单元30摸7计数器(CNT4)接受加于其时钟端的由行信号产生单元10所输出的连续行识别信号(I)，并接受其清零端上的前述复位信号进行计数。而摸7计数器(CNT4)由于其4毕特输入端的最低位毕特端的输入值被固定为“低”电平，所以其计数是由计数数据001开始的。摸7计数器(CNT4)所输出的3毕特计数数据输入到第五“与”门(AND5)，在当此第五“与”门(AND5)的3毕特输入数据成为111时即输出逻辑“1”。因而，第五“与”门每当摸7计数器(CNT4)的计数数据由001达到111而使计数值成为7时即输出逻辑“1”。由第五“与”门(AND5)输出的图3J的脉冲信号被送到第三触发器(FF3)的数据输入端及第一“与非”门(AND1)。第三触发器(FF3)为一D触发器，其时钟端输入经反相的前述连续行识别信号(I)，输出与图3K相同的脉冲信号。第一“与非”门(AND1)接受第一“与”门(AND1)和第三触发器(FF3)分别输出的脉冲信号(J，K)产生与图3L相同的脉冲信号。第一“与非”门(NAND1)接受第一“与”门(AND1)的输出信号由第六“与”门(AND6)与前述复位信号进行逻辑“与”运算，并经第三反相器(INV3)反相后输出与图3M相同的脉冲信号。图3M的脉冲信号即成为数据组结束时产生脉冲的组时钟信号。当产生因计数到7数据行而产生通知数据组结束的脉冲信号(L)时，这一脉冲信号即由摸7计数器(CNT4)的输入端(LOAD4)输入，而使摸7计数器(CNT4)初始化为001。

另一方面，同步时钟产生单元40的摸26计数器(CNT5)在其清零端(CLR5)接受行信号产生单元10所输出的连续行识别信号(I)，而在其时钟端(CLK5)接受前述基本时钟信号(A)并进行计数。此摸26计数器(CNT5)输出5毕特的计数数据，低位4毕特输入到第七“与”门(AND7)，最高位毕特则送到第八“与”门(AND8)。第八“与”门(AND8)对模26计数器(CNT5)的最高位毕特与第七与门(AND7)的输出信号进行逻辑运算并输出。摸26计数器(CNT5)所输出的5毕特计数数据成为11001时即输出逻辑“1”。亦就是说，每次当摸26计数器(CNT5)计数达到十进制数26时，第八与门(AND8)即输出逻辑“1”。这样，作为JK触发器的第四触发器在数据输入端接受第八“与”门(AND8)的输出信号，而在时钟端(CL)接受基本时钟信号(A)，并输出如图3H所示的毕特位脉冲信号。毕特位脉冲信号(H)在每次模26计数器(CNT5)计数26个基本时钟信号(A)的脉冲时，就由“高”电平转变为“低”电平，或反之。同步时钟产生单元40所输出的毕特位脉冲信号(H)促使异步信号成为毕特同步信号。

图4为由图1A的数据组中所提取的相当于座标数据的数据位(X0，X1----X15，Y0，Y1----Y15)的电路图。图4中的装置由10个移位寄存器(SR1～SR10)所组成，每一移位寄存器的输出值均被送到其后面的一个移位寄存器的输入端，由此构成串联连接。这里，各移位寄存器的输出毕特相当于各移位寄存器中所存放的数据的最高位毕特，而各移位寄存器的输入端所输入的数据毕特则由最低位毕特存放。由图4可看到，第一移位寄存器(SR1)的数据输入端(D)串行地输入异步信号，而在时钟端(CLK)加有图2中的同步时钟产生单元40输出的毕特位脉冲信号(H)。这样，每当时钟端输入毕特位脉冲信号(H)时，数据输入端上所输入的异步信号即相应每次移位1毕特来顺序输入。由于10个移位寄存器分别存放8毕特数据，在时钟端输入80次毕特位脉冲信号(H)的脉冲时，第一移位寄存器(SR1)数据输入端所输入的毕特数据就被移位80次，而出现在第10移位寄存器(SR10)的输出端上。这样，因为可以判断数据组的各数据毕特位存在于此10个移位计数器中的位置，所以能够如图4中所示那样。依靠由第三移位寄存器(SR3)的7个输出端(Y0～Y6)、第四移位寄存器(SR4)的4个输出端(Y10～Y13)、第五移位寄存器(SR5)的3个输出端(Y7～Y9)、第六移位寄存器(SR6)的2个输出端(Y14，Y15)、第七移位寄存器(SR7)的6个输出端(X1～X6)、第八移位寄存器(SR8)的4个输出端(X0，X11，X12，X13)、第九移位寄存器(SR9)的4个输出端(X7～X10)以及第十移位寄存器(SR10)的2个输出端(X14，X15)分别输出对应的毕特数据，由图1A的数据组中提取出32个座标数据。

如上所述，按照本发明的接口系统接受异步串行输入的具有规定数据格式的数据组，使用具有规定频率的脉冲信号作为基本时钟脉冲来产生使该数据组同步的组时钟信号、使构成数据组的数据行同步的行时钟信号、以及使构成数据行的数据毕特同步的毕特位时钟信号。利用这样产生的同步信号能对前述异步信号进行同步，借助于这种异步信号的同步化而能由数据组中提取出必须的座标数据。本发明不用软件而用硬件来处理这种数据接口过程，使得数据处理速度提高、并为用户提供了方便。

附图的简单说明：

图1A～图1C为数据接口所使用的数据格式的示例；

图2表示采用本发明的数据接口的装置的一实施例的电路图；

图3A～图3M为关于图2中装置的工作波形图；

图4表示利用本发明的数据提取装置的一实施例的方块图。

图中：

10为行信号产生单元；

20为行时钟产生单元；

30为组时钟产生单元；

40为同步时钟产生单元。

Claims (24)

1.一种对所接收的异步数据组给予规定的同步的数据接口装置，接收异步串行输入的具有规定的数据格式、并具有若干分别由多个数据比特位组成的数据行的规定大小的数据组，采用具有规定频率的脉冲信号作为基本时钟信号，其特征在于由下列部分所组成：

接收串行输入的包含有表示前述各数据行的开始的起始位数据组的异步数据，并产生为识别各数据行区间的行识别信号的装置；

接收前述行识别信号产生装置所输出的行识别信号和前述基本时钟信号，并产生具有各数据行时确定的脉冲的行时钟信号的装置；

接收前述行识别信号产生装置所输出的行识别信号，并产生具有前述数据组结束时确定的脉冲的组时钟信号的装置；和

接收前述行识别信号产生装置所输出的行识别信号及前述基本时钟信号，并产生使前述数据组的各数据比特位同步的同步时钟信号的装置。

2.如权利要求1所述的数据接口装置，其特征是还包括有接收前述同步时钟信号产生装置所输出的同步时钟信号，由前述数据组提取特定数据的数据提取装置。

3.如权利要求1所述的数据接口装置，其特征是前述的行识别信号产生装置包含有：

接收前述数据组的异步数据及前述行时钟信号产生装置所输出的行时钟信号，产生具有各数据行的起始比特位确定的脉冲的信号的逻辑电路；和

接收前述逻辑电路的输出信号及前述行时钟信号，输出保持各数据行区间为“高”或“低”电平的行识别信号的触发器。

4.如权利要求3所述的数据接口装置，其特征是前述的逻辑电路为接收前述异步数据及前述行时钟信号并产生具有前述起始比特区间为“高”电平的脉冲的一定周期脉冲信号的“与”门。

5.如权利要求3或4所述的数据接口装置，其特征是前述的触发器为其J和K输入端加有逻辑“0”、预置端接收前述“与”门的输出信号、清零端接收前述行时钟信号、时钟端则加有具有各数据行的起始比特为“高”电平脉冲的起始位脉冲信号的JK触发器。

6.如权利要求1所述的数据接口装置，其特征是前述行时钟信号产生装置包含有：

在清零端接收前述行识别信号产生装置所输出的行识别信号，而在时钟端接收前述基本时钟信号并进行计数的计数器；

在前述计数器的计数值成为相当于一数据行区间的值时产生所述逻辑信号的逻辑单元；和

接收前述逻辑单元的输出信号及前述基本时钟信号而输出前述时钟信号的触发器。

7.如权利要求6所述的数据接口装置，其特征是前述计数器是由在各目的清零端接收前述行识别信号，在各目的时钟端接收前述基本时钟信号、分别进行计数而输出计数数据的多个计数器组成的。

8.如权利要求6或7所述的数据接口装置，其特征是前述逻辑单元包含有：

各自接收由构成前述计数器的多个计数器分别输出的计数值，而在输出的各计数值为规定值时分别输出逻辑“1”的多个逻辑部件；和

接收前述多个逻辑部件的输出数据，而在前述多个逻辑部件全部输出逻辑“1”时输出逻辑“1”的“与”门。

9.权利要求6所述的数据接口装置，其特征是前述触发器为数据输入端加有前述逻辑单元的输出信号、时钟端加有前述基本时钟信号、而在各数据行结束时产生具有相当于规定个数的前述基本时钟信号脉冲区间其脉冲区间有“高”电平产生的D触发器。

10.如权利要求1所述的数据接口装置，其特征是前述组时钟产生装置包含有：

在时间端接收前述行识别信号产生装置所输出的行识别信号并进行计数的计数器；

在前述计数器的计数数据与前述数据组的数据行数一致时输出规定的逻辑信号的第一逻辑单元；和

接收前述第一逻辑单元的输出信号及前述行识别信号，而在前述数据组结束时产生具有规定脉冲的组时钟信号的第二逻辑单元。

11.如权利要求10所述的数据接口装置，其特征是前述计数器为前述第二逻辑单元所输出的组时钟信号复位成规定的值。

12.如权利要求10所述的数据接口装置，其特征是前述第一逻辑单元包含有在前述计数器所输地数值与前述数据组的数据行数相一致时输出具有一数据行区间的“高”电平的脉冲信号的逻辑部件。

13.如权利要求10或12所述的数据接口装置，其特征是前述第二逻辑单元包含有：

在数据输入端输入前述第一逻辑单元的输出、在时钟端输入前述行识别信号的反相信号、而产生具有一数据行区间“高”电平的脉冲信号的D触发器；和

接收前述第一逻辑单元的输出信号及前述D触发器的输出信号而产生前述组时钟信号的逻辑部件。

14.如权利要求1所述的数据接口装置，其特征是前述同步时钟产生装置包含有：

在清零端接收前述识别信号所输出的行识别信号，在时钟端接收前述基本时钟信号并进行计数的计数器；和

接收前述计数器所输出的计数数据，产生具有相当于1数据比特区间的周期的同步脉冲信号的逻辑单元。

15.如权利要求14所述的数据接口装置，其特征是前述逻辑单元包含有：

接收前述计数器所输出的计数数据，而在此计数数据为相当于前述1数据比特区间的1/2区间的值时输出逻辑“1”的逻辑部件；和

在J和K端接收前述逻辑部件的输出信号，在时钟端接收前述基本时钟信号，并输出前述同步时钟信号的JK触发器。

16.如权利要求14或15所述的数据接口装置，其特征是前述计数器为前述逻辑单元的逻辑部件所输出的逻辑信号复位成规定值。

17.如权利要求2所述的数据接口装置，其特征是前述数据提取装置包含有使前述数据组的异步数据与前述同步时钟信号相协调并予以存贮的多个移位寄存器。

18.如权利要求17所述的数据接口装置，其特征是前述多个移位寄存器中的第一个移位寄存器的数据输入端输入前述数据组的异步数据，时钟端输入前述同步时钟信号，前面的移位寄存器的输出被作为后一移位寄存器的输入来构成串联连接。

19.一种对所接收的数据组加以所规定的同步的数据接口方法，其中所接收的数据组为个有规定的数据格式、由分别为多个数据比特所构成的多个数据行所组成的规定大小的异步传送的异步数据，并采用具有规定频率的脉冲信号作为基本时钟信号来对所述数据组进行同步，其特征在于具有下列步骤：

接收串行输入的包含有表示前述数据行开始的起始比特数据的数据组的异步数据，在各数据行区间产生所规定电平的行识别信号；

根据前述行识别信号产生步骤所得的行识别信号及前述基本时钟信号，在各数据行结束时产生具有规定脉冲的行时钟信号；

根据前述行识别信号产生步骤所得的行识别信号在前述数据组结束时产生具有规定脉冲的组时钟信号；和

根据前述行识别信号产生步骤所得的行识别信号及前述基本时钟信号产生为使前述数据组的各数据比特同步的同步时钟信号。

20.如权利要求19所述的数据接口方法，其特征是还包含有使用前述同步时钟信号产生步骤所得的同步信号由前述数据组提取特定数据的数据提取步骤。

21.如权利要求19所述的数据接口方法，其特征是前述行时钟信号产生步骤包含有：

在前述行识别信号的数据行区间内对前述基本时钟信号进行计数的步骤；和

根据前述计数步骤，在每次前述数据行区间计数结束时产生具有所规定脉冲的前述行时钟信号的产生步骤。

22.如权利要求19所述的数据接口方法，其特征是前述组时钟信号产生步骤包含有：

利用前述行识别信号作为时钟来对前述数据行的数目进行计数的步骤；和

根据前述数据行计数步骤，在每次计数到前述数据组结束的数据行时产生具有规定脉冲的前述组时钟的步骤。

23.如权利要求19所述的数据接口方法，其特征是前述同步时钟信号产生步骤包含有：

在前述行识别信号的数据行区间内对前述基本时钟信号的时钟进行计数的步骤；和

根据前述计数步骤的计数数据产生具有与前述数据组件的各数据比特区间相对应的周期的时钟信号的步骤。

24.如权利要求20所述的数据接口方法，其特征是前述数据提取步骤包含有：

串行输入前述数据组的异步数据的步骤；

输入前述同步时钟产生步骤所得的同步时钟信号的步骤；和

使前述数据输入步骤所输入的数据组的数据与前述同步时钟信号相对应地位移的步骤。

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