CN107534442B - 差动输出电路 - Google Patents

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Abstract

差动输出电路(1)，具备：输入晶体管(ML以及MR)，接受差动输入信号；n级的级联晶体管(n≥2)，与该输入晶体管进行级联连接；输出端子(OUTP以及OUTN)，与第n级的级联晶体管的漏极连接；中间电位生成电路(10)，将输出端子(OUTP)的电位与输出端子(OUTN)的电位的中间电位Vc1提供到第n级的级联晶体管的栅极；以及分压电路(11)，将中间电位Vc1被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的级联晶体管的栅极至第1级的级联晶体管的栅极。

Description

差动输出电路
技术领域
本发明涉及，差动输出电路。
背景技术
近几年，对于在电子设备之间处理的数据通信速度的高速化以及电路的低消耗电力的需求越来越高。为了对应这样的需求，对于被配置在电子设备间的数据通信电路，利用有利于开关速度以及消耗电力的低耐压的晶体管是有效的。
对此，例如，作为HDMI(注册商标)(High Definition Multimedia Interface)等的输出缓冲器利用的差动输出电路是，漏极开路，被构成为从外部施加3.3V的终止电压。在此，以往，针对利用高耐压晶体管的差动输出电路的结构，在适用低耐压晶体管的情况下，会产生对过电压的可靠性的问题。
专利文献1中公开，具有差动输入对晶体管的漏极，分别与级联晶体管连接的结构的数据通信电路。一方的级联晶体管的栅极，被提供另一方的级联晶体管的漏极电压。根据该级联晶体管的连接结构，各个晶体管的端子间电位差变小。据此，即使对需要高耐压的数据通信电路使用低耐压晶体管，也能够提高对过电压的耐久性。并且，向级联晶体管的栅极提供的偏置电压是从输出端子提供的，因此，即使在差动输出电路的内部的电压比输出端电压低的情况下，也提供适当的偏置电压，保护低耐压晶体管不受过电压的影响。
(现有技术文献)
(专利文献)
专利文献1：日本专利第5385711号公报
然而，在专利文献1的数据通信电路中，动态地工作的输出端子分别与级联晶体管的栅极连接。因此，存在的课题是，级联晶体管的寄生电容(栅极输入电容)成为差动输出电路的负荷电容的一部分，妨碍电路工作的进一步的高速化。并且，级联晶体管为一级，因此，在适用于更需要高耐压的电路的情况下，对向晶体管的过电压的耐性不充分。进而，在为了对应工作速度的高速化以及低消耗电力化，而使用更低电源电压、更低耐压的晶体管的情况下，对晶体管的过电压的耐性不充分，难以提供可靠性高的电路。
发明内容
鉴于所述课题，本发明的目的在于，利用低耐压的晶体管，提供具有高耐压性、高速性以及低消耗电力的差动输出电路。
为了解决所述课题，本公开的形态之一涉及的差动输出电路，其中，具备：接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；n级的第一级联晶体管，与所述第一输入晶体管进行级联连接(n为2以上的自然数)；以及n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级(1≤k≤n)的栅极与所述第二级联晶体管的第k级的栅极连接，所述差动输出电路，还具备：第一输出端子，与所述第n级的第一级联晶体管的漏极连接；第二输出端子，与所述第n级的第二级联晶体管的漏极连接；中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极。
根据本公开的差动输出电路，能够利用低耐压的晶体管，提供具有高耐压性、高速性以及低消耗电力的差动输出电路。
附图说明
图1是表示实施例1涉及的具有n级的级联晶体管的差动输出电路的电路结构的图。
图2A是表示实施例1涉及的具有2级的级联晶体管的差动输出电路的电路结构的图。
图2B是表示实施例1涉及的具有2级的级联晶体管的差动输出电路的半导体截面结构的图。
图3A是表示实施例1的变形例涉及的具有2级的级联晶体管的差动输出电路的电路结构的图。
图3B是表示实施例1的变形例涉及的具有2级的级联晶体管的差动输出电路的半导体截面结构的图。
图4A是表示实施例2涉及的具有2级的级联晶体管的差动输出电路的电路结构的图。
图4B是表示实施例2涉及的可变电阻部的电路结构的图。
图4C是实施例2涉及的可变电阻部的状态迁移图。
图4D是表示实施例2的变形例1涉及的电源电压检测部的结构的图。
图4E是表示实施例2的变形例2涉及的电源电压检测部的结构的图。
图4F是表示实施例2的变形例3涉及的中间电位生成电路的结构的图。
图5A是表示实施例3涉及的具有n级的级联晶体管的差动输出电路的电路结构的图。
图5B是表示实施例3涉及的具有n级的级联晶体管的差动输出电路的半导体截面结构的图。
图6A是表示实施例3的变形例涉及的具有n级的级联晶体管的差动输出电路的电路结构的图。
图6B是表示实施例3的变形例涉及的具有n级的级联晶体管的差动输出电路的半导体截面结构的图。
图7是表示变形例涉及的具有n级的级联晶体管的差动输出电路的半导体截面结构的图。
具体实施方式
以下，对于本公开的实施例涉及的差动输出电路，参照附图进行说明。而且，以下的实施例都示出本发明的一个具体例子，数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、步骤、步骤的顺序等是一个例子而不是限定本发明的宗旨。
(实施例1)
[1－1.具有n级的级联晶体管的差动输出电路的电路结构]
图1是表示实施例1涉及的具有n级的级联晶体管的差动输出电路1的电路结构的图。在该图中，差动输出电路1具备，缓冲器B1及B2、电流源晶体管M0、输入晶体管ML及MR、n个级联晶体管CLk(1≤k≤n:n为2以上的自然数)、n个级联晶体管CRk(1≤k≤n)、中间电位生成电路10、分压电路11、以及输出端子OUTP及OUTN。
缓冲器B1以及B2，以电源电压VDD工作，分别将输入信号INN以及INP缓冲，并提供到输入晶体管ML以及MR的栅极。在此，输入信号INN以及INP是，彼此反相的输入信号。
而且，缓冲器B1是第一缓冲器，缓冲器B2是第二缓冲器。
电流源晶体管M0是，例如，NMOS晶体管，偏置电压Vbias施加到栅极，从而作为输入晶体管以及级联晶体管中流动的电流的电流源发挥功能。
输入晶体管ML以及MR是，例如，NMOS晶体管，源极彼此连接，该源极与电流源晶体管M0的漏极连接，构成差动对的晶体管。
而且，输入晶体管ML是第一输入晶体管，输入晶体管MR是第二输入晶体管。
级联晶体管CL1以及CR1是，例如，NMOS晶体管，分别与输入晶体管ML以及MR进行级联连接。也就是说，级联晶体管CL1的源极与输入晶体管ML的漏极连接，级联晶体管CR1的源极与输入晶体管MR的漏极连接，级联晶体管CL1以及CR1的栅极彼此连接。级联晶体管CL1以及CR1，形成与输入晶体管ML以及MR进行级联连接的第1个级联晶体管对。
并且，级联晶体管CL2的源极与级联晶体管CL1的漏极连接，级联晶体管CR2的源极与级联晶体管CR1的漏极连接，级联晶体管CL2以及CR2的栅极彼此连接。级联晶体管CL2以及CR2是，例如，NMOS晶体管，形成与级联晶体管CL1以及CR1进行级联连接的第2个级联晶体管对。
并且，级联晶体管CLn的源极与级联晶体管CL(n－1)的漏极连接，级联晶体管CRn的源极与级联晶体管CR(n－1)的漏极连接，级联晶体管CLn以及CRn的栅极彼此连接。并且，级联晶体管CLn的漏极与输出端子OUTP连接，级联晶体管CRn的漏极与输出端子OUTN连接。级联晶体管CLn以及CRn是，例如，NMOS晶体管，形成与级联晶体管CL(n－1)以及CR(n－1)进行级联连接的第n个级联晶体管对。
而且，级联晶体管CL1至CLn分别是，第一级联晶体管，级联晶体管CR1至CRn分别是，第二级联晶体管。
中间电位生成电路10，具备电阻元件Rc1以及Rc2，串联连接的电阻元件Rc1以及Rc2连接于输出端子OUTP与OUTN之间。并且，电阻元件Rc1与Rc2的连接节点，与级联晶体管CLn以及CRn的栅极连接。根据该结构，中间电位生成电路10，生成输出端子OUTP的电压与输出端子OUTN的电压的中间电位Vc1，将中间电位Vc1施加到级联晶体管CLn以及CRn的栅极。
而且，输出端子OUTP是，第一输出端子，输出端子OUTN是，第二输出端子。
分压电路11，具备n个电阻元件Rbk(1≤k≤n:n为2以上的自然数)，串联连接的n个电阻元件Rbk连接于电阻元件Rc1以及Rc2的连接节点与GND端子之间。并且，电阻元件Rbk与Rb(k+1)的连接节点，与级联晶体管CLk以及CRk的栅极连接。根据该结构，分压电路11，按照从电位高到低的顺序，生成中间电位Vc1被分压的分压电位Vb(n－1)至Vb1，将该分压电位Vb(n－1)至Vb1，分别施加到级联晶体管CL(n－1)以及CR(n－1)的栅极至级联晶体管CL1以及CR1的栅极。
在差动输出电路1的所述结构中，最低限度需要的级联晶体管的级数Nmin，由算式1表示。
Nmin＝(VOUTP－Vd1)/Vp (算式1)
在此，VOUTP是输出端子OUTP的最大输出电位，Vd1是，输入晶体管ML的漏极电位，Vp是各个晶体管的耐压电压。
例如，在VOUTP＝3.6V，Vd1＝1.5V，Vp＝1.9V的情况下，成为Nmin≒1.1。因此，若级联晶体管的级数为2级以上，则能够得到所希望的耐压特性。
[1－2.具有2级的级联晶体管的差动输出电路的电路结构]
在此，为了说明实施例1涉及的具有n级的级联晶体管的差动输出电路1的工作，而示出n＝2时的差动输出电路2的例子。
图2A是表示实施例1涉及的具有2级的级联晶体管的差动输出电路2的电路结构的图。在该图中，差动输出电路2具备，缓冲器B1及B2、电流源晶体管M0、输入晶体管ML及MR、级联晶体管CL1及CL2、级联晶体管CR1及CR2、中间电位生成电路20、分压电路21、以及输出端子OUTP及OUTN。
级联晶体管CL2的漏极与输出端子OUTP连接，级联晶体管CR2的漏极与输出端子OUTN连接。
中间电位生成电路20，具备电阻元件Rc1以及Rc2，串联连接的电阻元件Rc1以及Rc2连接于输出端子OUTP与OUTN之间。并且，电阻元件Rc1与Rc2的连接节点，连接于级联晶体管CL2以及CR2的栅极。
分压电路21，具备串联连接的电阻元件Rb1以及Rb2，电阻元件Rb1以及Rb2，连接于电阻元件Rc1以及Rc2的连接节点与GND端子之间。并且，电阻元件Rb1与Rb2的连接节点，连接于级联晶体管CL1以及CR1的栅极。根据该结构，分压电路21，生成中间电位Vc1被分压的分压电位Vb1，将分压电位Vb1，施加到级联晶体管CL1以及CR1的栅极。
根据所述结构，能够将各个晶体管的各个端子间(栅极－源极，栅极－漏极，漏极－源极，栅极－基板)电位差设定为，不超过晶体管的耐压，因此，能够利用低耐压晶体管构成高耐压的电路。
例如，若以HDMI(注册商标)为例子，则在图2A的差动输出电路2中，输出端子OUTP以及OUTN以3.3V终止。各个输出振幅是0.5V。在此情况下，一方的输出端子是3.3V，另一方的输出端子是2.8V。因此，中间电位Vc1成为3.05V。并且，根据电阻元件Rb1以及Rb2的设定，将中间电位Vc1的分压电位Vb1设定为，2.3V左右。此时，输入晶体管ML的漏极电位Vd1成为，1.6至1.7V左右。
如此，在中间电位Vc1＝3.05V的情况下，级联晶体管CL2以及CR2的栅极－漏极间电压为0.3V以下，级联晶体管CL2以及CR2的栅极－源极间电压为0.7V前后。并且，在分压电位Vb1＝2.3V的情况下，级联晶体管CL1以及CR1的栅极－漏极间电压为0.1V前后，级联晶体管CL1以及CR1的栅极－源极间电压为0.8V前后。因此，低耐压晶体管(例如Vp＝1.9至2V)的端子间电压，不超过各个晶体管的耐压电压。因此，根据差动输出电路2，能够利用低耐压的晶体管，实现高耐压性、高速性以及低消耗电力。
并且，输入晶体管ML(MR)、级联晶体管CL1(CR1)以及CL2(CR2)由低耐压晶体管构成，因此，能够缩小输入到输入晶体管MR(ML)的信号振幅。也就是说，能够构成为将用于驱动缓冲器B1以及B2的电源电VDD，具有比输出端子OUTP以及OUTN的电位低的电位。据此，能够减少差动输出电路2的消耗电力。
而且，对于一边确保某种程度的高耐压性，一边实现高速性以及低消耗电力的结构，可以考虑仅配置1级的所述级联晶体管的结构。然而，在此情况下，输入晶体管MR(ML)的耐压性能，由一个级联晶体管的特性决定。也就是说，例如，不能满足与数据通信系统的要求性能对应的灵活的耐压规格、高速规格以及消耗电力规格。
对此，根据本实施例涉及的差动输出电路1以及2，配置2级以上的级联晶体管。也就是说，通过灵活调整级联晶体管的级数本身，从而能够实现耐压规格、高速规格以及消耗电力规格的最佳化。
[1－3.具有2级的级联晶体管的差动输出电路的半导体结构]
接着，说明形成如上的差动输出电路2的半导体结构。图2B是表示实施例1涉及的具有2级的级联晶体管的差动输出电路2的半导体截面结构的图。在图2B中，差动输出电路2具备P型的基板PSUB，在基板PSUB，形成有P型阱PW1以及N型的分离用阱DNW。
在成为电流源晶体管M0的背栅极的P型阱PW1内，形成有成为电流源晶体管M0的源极以及漏极的各个N型扩散层，在两个N型扩散层之间的P型阱PW1的上部配置有电流源晶体管M0的栅极电极。
在分离用阱DNW内，形成有成为输入晶体管MR(ML)的背栅极的P型阱PW2、成为级联晶体管CR1(CL1)的背栅极的P型阱PWC1、以及成为级联晶体管CR2(CL2)的背栅极的P型阱PWC2。
在P型阱PW2内，形成有成为输入晶体管MR(ML)的源极以及漏极的各个N型扩散层，在两个N型扩散层之间的P型阱PW2的上部配置有输入晶体管MR(ML)的栅极电极。
在P型阱PWC1内，形成有成为级联晶体管CR1(CL1)的源极以及漏极的各个N型扩散层，在两个N型扩散层之间的P型阱PWC1的上部配置有级联晶体管CR1(CL1)的栅极电极。
在P型阱PWC2内，形成有成为级联晶体管CR2(CL2)的源极以及漏极的各个N型扩散层，在两个N型扩散层之间的P型阱PWC2的上部配置有级联晶体管CR2(CL2)的栅极电极。
在此，对于配置在输入晶体管MR(ML)、级联晶体管CR1(CL1)以及CR2(CL2)的各个扩散层的下部的P型阱PW2、PWC1以及PWC2的电位，被提供各个晶体管的源极电位。也就是说，P型阱PW2、PWC1以及PWC2被形成为，彼此分离。
若将它适用于具有n级的级联晶体管的差动输出电路1，则在第k级(1≤k≤n)的第一级联晶体管CLk的扩散区域的下部，形成被提供第一级联晶体管CLk的源极电位的第k个第一P型阱。并且，在第k级(1≤k≤n)的第二级联晶体管CRk的扩散区域的下部，形成被提供第k级的第二级联晶体管CRk的源极电位的第k个第二P型阱。第1个至第n个的所有的第一P型阱被形成为，彼此分离，第1个至第n个的所有的第二P型阱被形成为，彼此分离。
并且，分离用阱DNW，也可以是浮置状态。并且，也可以由输入晶体管MR(ML)和级联晶体管CR1(CL1)以及CR2(CL2)共享分离用阱DNW。据此，由从所述P型阱向分离用阱DNW的正向的寄生二极管决定分离用阱DNW的电位，但是，基板PSUB的电位(0V)比分离用阱DNW的电位高，因此，能够防止向基板PSUB的贯通电流。并且，在P型阱电位为分离用阱DNW电位以下时，从P型阱PWC2向分离用阱DNW中流动的电流为大致零，因此，能够确保良好的电路特性以及高可靠性。
[1－4.变形例涉及的差动输出电路的电路结构以及半导体结构]
图3A是表示实施例1的变形例涉及的具有2级的级联晶体管的差动输出电路3的电路结构的图。在该图中，差动输出电路3具备，缓冲器B1及B2、电流源晶体管M0、输入晶体管ML及MR、级联晶体管DL1及DL2、级联晶体管DR1及DR2、中间电位生成电路20、分压电路21、以及输出端子OUTP及OUTN。
本变形例涉及的差动输出电路3，与实施例1涉及的差动输出电路2相比，不同之处是，级联晶体管DL2以及DR2的背栅极的连接结构、即级联晶体管DL2以及DR2的背栅极的电位提供结构。以下，省略说明与实施例1涉及的差动输出电路2相同的结构，以不同的结构为中心进行说明。
如图3A示出，级联晶体管DL2的背栅极，不与级联晶体管DL2的源极连接，而与级联晶体管DL1的背栅极以及源极连接。同样，级联晶体管DR2的背栅极，不与级联晶体管DR2的源极连接，而与级联晶体管DR1的背栅极以及源极连接。
在能够将级联晶体管DL1的源极电位与级联晶体管DL2的漏极电位的电位差设定为，比各个晶体管的耐压电压低的情况下，能够实现本变形例的所述连接结构。
[1－5.变形例涉及的差动输出电路的半导体结构]
图3B是表示实施例1的变形例涉及的具有2级的级联晶体管的差动输出电路3的半导体截面结构的图。在图3B中，差动输出电路3具备P型的基板PSUB，在基板PSUB，形成有P型阱PW1以及N型的分离用阱DNW。
在分离用阱DNW内，形成有成为输入晶体管MR(ML)的背栅极的P型阱PW2、成为级联晶体管DR1(DL1)以及DR2(DL2)的背栅极的P型阱PWC1。
在P型阱PWC1内，形成有成为级联晶体管DR1(DL1)的源极以及漏极的各个N型扩散层，在两个N型扩散层之间的P型阱PWC1的上部配置有级联晶体管DR1(DL1)的栅极电极。同时，在P型阱PWC1内，形成有成为级联晶体管DR2(DL2)的源极以及漏极的各个N型扩散层，在两个N型扩散层之间的P型阱PWC1上部配置有级联晶体管DL2(DR2)的栅极电极。也就是说，形成在级联晶体管DR1(DL1)的N型扩散层的下部的P型阱、以及形成在级联晶体管DR2(DL2)的N型扩散层的下部的P型阱由连续的同一P型阱PWC1构成。
根据该结构，配置在级联晶体管DR2(DL2)的扩散区域的下部的P型阱，被提供级联晶体管DR1(DL1)的源极电位。
据此，P型阱的分离数减少，因此，能够削减电路面积。
(实施例2)
在本实施例中，具有能够按照差动输出电路的工作状况使施加到级联晶体管的栅极的分压电位发生变化的结构。
[2－1.具有2级的级联晶体管的差动输出电路的电路结构]
图4A是表示实施例2涉及的具有2级的级联晶体管的差动输出电路4的电路结构的图。在该图中，差动输出电路4具备，缓冲器B1及B2、电流源晶体管M0、输入晶体管ML及MR、级联晶体管CL1、CL2、CR1及CR2、中间电位生成电路20、可变分压电路22、以及输出端子OUTP及OUTN。
本实施例涉及的差动输出电路4，与实施例1涉及的差动输出电路3相比，不同之处是，可变分压电路22的结构。以下，省略说明与实施例1涉及的差动输出电路3相同的结构，以不同的结构为中心进行说明。
可变分压电路22，具备串联连接的可变电阻部Rv1以及Rb2，可变电阻部Rv1以及电阻元件Rb2连接于电阻元件Rc1和Rc2的连接节点与GND端子之间。并且，可变电阻部Rv1与电阻元件Rb2的连接节点，连接于级联晶体管CL1以及CR1的栅极。根据该结构，可变分压电路22，生成中间电位Vc1按照差动输出电路4的工作状况被分压的分压电位Vb1，将分压电位Vb1，施加到级联晶体管CL1以及CR1的栅极。
在差动输出电路为断电状态的情况下，输出端子OUTP以及OUTN成为，例如，以3.3V终止的状态，另一方面，为了不使贯通电流从输出端子OUTP以及OUTN向差动输出电路内的GND流动，而需要将电流源晶体管M0、输入晶体管ML以及MR的各个栅极电位下降来固定。在此情况下，会有超过晶体管耐压的电压(例如1.9至2V)施加到输入晶体管ML以及MR的栅极－漏极间的情况。
并且，也会有在差动输出电路没有被提供电源电压VDD的状态下，输出端子OUTP以及OUTN以3.3V终止的情况。此时，输入晶体管ML以及MR的栅极电位下降到0V、或成为高阻抗(Hi－z)状态，因此，也会有超过晶体管耐压的电压施加到输入晶体管ML以及MR的栅极－漏极间的情况。
即使在所述断电状态以及没有被提供电源电压VDD的状态下，根据本实施例涉及的差动输出电路4，也不会超过晶体管耐压的电压施加到输入晶体管ML以及MR的栅极－漏极间。以下，对于本实施例涉及的作为差动输出电路4的主要部分结构的可变电阻部Rv，进行详细说明。
图4B是表示实施例2涉及的可变电阻部Rv的电路结构的图。该图所示的可变电阻部Rv具备，电阻元件Rb70及Rb71、晶体管M71及M72、控制部50、以及电源电压检测部41a。电源电压检测部41a是，检测电源电压VDD的提供的有无的电路，具备电阻元件RL1以及RL2。
在所述结构中，分压电位Vb1，由可变电阻部Rv1与电阻元件Rb2的电阻比决定。
图4C是实施例2涉及的可变电阻部Rv的状态迁移图。
首先，在被提供电源电压VDD(VDD＝1.8V)、且处于断电状态(NPD＝L)的情况(状态A)下，控制部50，向晶体管M71的栅极输出高电平(Vb2)的控制信号。此时，晶体管M71以及M72都成为导通状态，可变电阻部Rv，成为Rb70和71的并联合成电阻。据此，分压电位Vb1成为，低电压。
接着，在被提供电源电压VDD(VDD＝1.8V)、且处于接通状态(NPD＝H)的情况(状态B)下，控制部50，向晶体管M71的栅极输出低电平的控制信号。此时，晶体管M71成为非导通状态，可变电阻部Rv成为，Rb70。据此，分压电位Vb1成为，通常电位。
接着，在没有被提供电源电压VDD(VDD＝0V)、且处于断电状态(NPD＝L)的情况(状态C)下，控制部50，向晶体管M71的栅极输出高电平(Vb2)的控制信号。此时，晶体管M71以及M72都成为导通状态，可变电阻部Rv成为，Rb70和71的并联合成电阻。据此，分压电位Vb1成为，低电位。
接着，在没有被提供电源电压VDD(VDD＝0V)、且处于接通状态(NPD＝H)的情况(状态D)下，控制部50，向晶体管M71的栅极输出高电平(Vb2)的控制信号。此时，晶体管M71以及M72都成为导通状态，可变电阻部Rv成为，Rb70和71的并联合成电阻。据此，分压电位Vb1成为，低电位。
在差动输出电路4为断电状态的情况(状态A或C)下，输出端子OUTP以及OUTN成为，例如，以3.3V终止的状态，中间电位Vc1成为3.3V。另一方面，电流源晶体管M0、输入晶体管ML以及MR的各个栅极电位下降来固定。此时，若实施例1涉及的关差动输出电路2那样，仍然Vb1＝2.3V，级联晶体管CL1以及CR1的源极电位则成为2.0V前后。因此，会有在输入晶体管ML以及MR各自的栅极－漏极间，被施加超过晶体管耐压的电压(例如，1.9至2V)的情况。对此，在本实施例涉及的差动输出电路4中，在差动输出电路4为断电状态的情况下，分压电位Vb1成为低电压(Vb1＝1.7V左右)。因此，输入晶体管ML以及MR各自的栅极－漏极间的电压被控制为，不超过晶体管耐压。
并且，在差动输出电路4不被提供电源电压VDD的情况(状态C或D)下，也会有输出端子OUTP以及OUTN，以3.3V终止的情况。在此情况下，输入晶体管ML以及MR的各个栅极电位也下降到0V、或成为高阻抗(Hi－z)状态。在此情况下，分压电位Vb1也成为低电压(Vb1＝1.7V左右)。因此，输入晶体管ML以及MR各自的栅极－漏极间的电压被控制为，不超过晶体管耐压。
而且，在差动输出电路4工作时，优选的是，使输入晶体管ML以及MR，在饱和区域工作。为了满足它，优选的是，设定分压电位Vb1。
如上所述，根据本实施例涉及的差动输出电路4，能够利用低耐压晶体管，实现高耐压性、高速性以及低消耗电力，并且，能够按照差动输出电路4的工作状况，使施加到级联晶体管的栅极的分压电位发生变化。据此，即使差动输出电路4的工作状况发生变化，也能够将施加到各个晶体管的电压控制为，不超过晶体管耐压。
而且，在可变电阻部Rv的电路结构中，晶体管71和72在电阻元件Rb71与GND端子之间进行级联连接，据此，即使在0V施加到晶体管M71的栅极、且分压电位Vb1被设定为晶体管的耐压电压以上的情况下，也能够防止晶体管M72的栅极－漏极间电位超过耐压电压。
而且，电源电压检测部的结构，不仅限于图4B所示的电源电压检测部41a的结构。
图4D是表示实施例2的变形例1涉及的电源电压检测部41b的结构的图。如图4D示出，也可以代替电源电压检测部41a的电阻元件RL1，而利用栅极－漏极间短路的晶体管ML2。
图4E是表示实施例2的变形例2涉及的电源电压检测部41c的结构的图。如图4E示出，在电源电压检测部41c中，与电阻元件RL2串联连接的、栅极－漏极间短路的晶体管也可以，像晶体管ML1以及ML2那样由多级构成。
并且，中间电位生成电路，不仅限于图4B所示的中间电位生成电路20的结构。
图4F是表示实施例2的变形例3涉及的中间电位生成电路23的结构的图。如图4F示出，也可以将用于生成分压电位Vb2的电路构成为，与用于生成分压电位Vb1的利用了电阻元件Rc1以及Rc2的电路分离。
并且，在本实施例中，说明了具有2级的级联晶体管的差动输出电路4的电路结构以及其工作，但是，本实施例的设计思想，不仅限于具有2级的级联晶体管的差动输出电路。本实施例的设计思想，也可以适用于向具有n级的级联晶体管的差动输出电路所具有的级联晶体管的栅极提供的分压电位Vb1至Vb(n－1)。
(实施例3)
在本实施例中，说明具有n级的级联晶体管的差动输出电路中的、级联晶体管的背栅极的连接形态。
[3－1.具有n级的级联晶体管的差动输出电路的电路结构]
图5A是表示实施例3涉及的具有n级的级联晶体管的差动输出电路5的电路结构的图。在该图中，差动输出电路5具备，电流源晶体管M0、输入晶体管ML及MR、n个级联晶体管EL1至ELn、以及n个级联晶体管ER1至ERn。
本实施例涉及的差动输出电路5，与实施例1涉及的差动输出电路1相比，不同之处是，级联晶体管的背栅极的连接结构、即级联晶体管的背栅极的电位提供结构。以下，省略说明与实施例1涉及的差动输出电路3相同的结构，以不同的结构为中心进行说明。
如图5A示出，在第k级(1≤k≤n)的第一级联晶体管ELk的背栅极，被共同提供第1级的第一级联晶体管EL1的源极电位。并且，在第k级(1≤k≤n)的第一级联晶体管ERk的背栅极，被共同提供第1级的第一级联晶体管ER1的源极电位。
[3－2.具有n级的级联晶体管的差动输出电路的半导体结构]
图5B是表示实施例3涉及的具有n级的级联晶体管的差动输出电路5的半导体截面结构的图。如图5B示出，在第1级至第n级的级联晶体管的N型扩散层的下部，形成有被提供了级联晶体管ER1(EL1)的源极电位的共同的P型阱PWC1。
根据所述结构，不需要对各个级联晶体管的P型阱，个别地提供源极电位，因此，能够使电路规模成为小型化。
[3－3.变形例涉及的差动输出电路的电路结构]
图6A是表示实施例3的变形例涉及的具有n级的级联晶体管的差动输出电路6的电路结构的图。在该图中，差动输出电路6具备，电流源晶体管M0、输入晶体管ML及MR、n个级联晶体管FL1至FLn、以及n个级联晶体管FR1至FRn。
本实施例涉及的差动输出电路6，与实施例3涉及的差动输出电路5相比，不同之处是，级联晶体管的背栅极的连接结构、即级联晶体管的背栅极的电位提供结构。以下，省略说明与实施例3涉及的差动输出电路5相同的结构，以不同的结构为中心进行说明。
如图6A所示，在第k级(满足2≤k≤n的偶数)的第一级联晶体管FLk的背栅极，被提供第(k－1)级的第一级联晶体管FL(k－1)的源极电位。并且，在第k级(满足2≤k≤n的偶数)的第二级联晶体管FRk的背栅极，被提供第(k－1)级的第二级联晶体管FR(k－1)的源极电位。
[3－4.变形例涉及的差动输出电路的半导体结构]
图6B是表示实施例3的变形例涉及的具有n级的级联晶体管的差动输出电路6的半导体截面结构的图。如图6B示出，在第(k－1)级以及第k级(k为满足2≤k≤n的偶数)的级联晶体管的N型扩散层的下部，形成有被提供了第(k－1)级的级联晶体管的源极电位的共同的P型阱PWC(k－1)。
所述结构，不需要对各个级联晶体管的P型阱，个别地提供源极电位，因此，能够使电路规模成为小型化。
在此，被配置在级联晶体管的N型扩散层的下部的P型阱的能够共享电位的最大数Y，在将该P型阱的最小分离数设为X的情况下，由以下的算式2表示。
Y＝n/X (算式2)
但是，Y是，从由算式2得到的值中舍去小数点以下而得到的值。并且，P型阱的最小分割数X，由以下的算式3表示。
X＝(VOUTP－Vd1)/Vp (算式3)
也就是说，最小分割数X是，第n级的第一级联晶体管FLn的漏极电位VOUTP、与第1级的第一级联晶体管FL1的源极电位Vd1的电位差，除以晶体管的耐压电压Vp而得到的值(X为舍入小数点以下且n以下的自然数)。
此时，在第[W·Y](W为1至X的自然数)级至第[(W－1)·Y+1]级的第一级联晶体管的N型扩散层的下部，形成有被提供了第[(W－1)·Y+1]级的第一级联晶体管的源极电位的第W个共同的第一P型阱。
并且，在第[W·Y](W为1至X的自然数)至第[(W－1)·Y+1]级的第二级联晶体管的N型扩散层的下部，形成有被提供了第[(W－1)·Y+1]级的第二级联晶体管的源极电位的第W个共同的第二P型阱。
例如，将第n级的第一级联晶体管的FLn的漏极电位VN设为3.6V，将第1级的第一级联晶体管FL1的源极电位V1设为1.5V，将晶体管的耐压电压设为0.9V。
此时，级联晶体管的需要的级数成为n＝3，并且，成为X＝3，由算式3成为Y＝1。也就是说，在n＝3的情况下，对于各个级联晶体管的P型阱的电位，被提供该各个级联晶体管的源极电位。
而且，所述“耐压电压”，也可以是晶体管的实际的耐压电压，并且，也可以是使实际的耐压具有余量的值。
(总括)
以上，如利用附图进行了说明，所述实施例涉及的差动输出电路，具备：输入晶体管ML以及MR，接受彼此反相的差动输入信号；n级的联晶体管，与输入晶体管ML以及MR的漏极连接；输出端子OUTP以及OUTN，与第n级的级联晶体管分别连接；中间电位生成电路10，将输出端子OUTP的电位与输出端子OUTN的电位的中间电位Vc1提供到n级的级联晶体管的栅极；以及分压电路11，将中间电位Vc1被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的级联晶体管的栅极至第1级的级联晶体管的栅极。
据此，各个晶体管的各个端子间电位差(栅极－源极间电压，栅极－漏极间电压，漏极－源极间电压，栅极－基板间电压)不超过晶体管的耐压，能够利用低耐压晶体管构成高耐压的差动输出电路。
并且，对于n级的联晶体管的N型扩散层的下部的P型阱的电位，也可以提供各个级联晶体管的源极电位。
据此，能够构成高耐压的差动输出电路。
并且，对于n级的级联晶体管的N型扩散层的下部的P型阱的电位，也可以在晶体管的各个端子间电位差不超过耐压电压的范围内，将多个级联晶体管的P型阱设为共同电位。
据此，能够削减半导体电路的电路面积。
并且，分压电路也可以具备，在差动输出电路没有被提供电源电压的情况下，或者，在差动输出电路被控制为断电的情况下，将分压电位调整为最佳的值的调整机构。
据此，能够控制成，即使差动输出电路的工作状况发生变化，施加到各个晶体管的电压，也不超过晶体管耐压。
(其他的实施例)
以上，说明了本公开的实施例涉及的差动输出电路，但是，本公开，不仅限于所述实施例1至3。
例如，在所述实施例1至3中，分离用阱DNW被形成为，共同于输入晶体管ML及MR以及n级的级联晶体管。本发明涉及的差动输出电路，不仅限于此，分离用阱DNW也可以分离。
图7是表示变形例涉及的具有n级的级联晶体管GR1(GL1)至GRn(GLn)的差动输出电路7的半导体截面结构的图。如该图所示，在差动输出电路7，形成有Y个分离用阱DNW[1]至DNW[Y]。例如，在不同的半导体过程中分离用阱DNW和P型阱之间的耐压成为问题的情况下，将分离用阱DNW如图7适当地分离是有效的。
并且，也可以将实施例3涉及的控制部50作为典型的集成电路的LSI来实现。也可以将控制部50的各个处理部分别单片化，也可以以包括一部分或全部的方式单片化。
并且，集成电路，不仅限于LSI，也可以作为专用电路或通用处理器来实现。也可以利用在制造LSI后能够编程的FPGA(Field Programmable Gate Array)、或能够重构LSI内部的电路单元的连接以及设定的可重构处理器。
并且，在实施例2中，示出了作为调整分压电位的结构具有电阻元件的可变电阻部Rv的例子，但是，实施例2涉及的差动输出电路4，也可以具有与电阻元件无关而改变向可变电阻部Rv的电流的结构，或者，也可以具有本来由电阻元件以外的控制能够改变分压电位的结构。
并且，所述的利用的数字都是，为了具体说明本公开而示出的例子，本公开不仅限于以例子示出的数字。进而，由高电平/低电平表示的逻辑电平是，为了具体说明本公开而示出的例子，根据以例子示出的逻辑电平的不同组合，也能够获得同等的结果。
并且，所述的各个构成要素的材料都是，为了具体说明本公开而示出的例子，本公开不仅限于以例子示出的材料。并且，构成要素间的连接关系都是，为了具体说明本公开而示出的例子，本公开不仅限于以例子示出的连接关系。
进而，只要部脱离本公开的主旨，对本实施例执行本领域的技术人员想到的范围内的变更的各种变形例也包含在本公开内。
本发明，不仅限于数据发送驱动器，在对输出端电压需要高电压的用途上，在利用低耐压晶体管实现高耐压特性的电路上能够利用的。
符号说明
1、2、3、4、5、6、7 差动输出电路
10、20、23 中间电位生成电路
11、21 分压电路
22 可变分压电路
41a、41b、41c 电源电压检测部
50 控制部
B1、B2 缓冲器
CL1、CL(n－1)、CLn、CR1、CR(n－1)、CRn、DL1、DL2、DR1、DR2、EL1、EL(n－1)、ELn、ER1、ER(n－1)、ERn、FL1、FL2、FL(n－2)、FL(n－1)、FLn、FR1、FR2、FR(n－2)、FR(n－1)、FRn、GL1、GLn、GR1、GRn 级联晶体管
DNW 分离用阱
M0 电流源晶体管
M71、M72、ML1、ML2 晶体管
ML、MR 输入晶体管
PSUB 基板
PW1、PW2、PWC1、PWC2 P型阱
Rb1、Rb2、Rb70、Rb71、Pb(n－1)、Rbn、Rc1、Rc2、Rc3、Rc4、Rc5、Rc6、RL1、RL2 电阻元件
Rv1 可变电阻部

Claims (4)

1.一种差动输出电路，具备：
接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；
n级的第一级联晶体管，与所述第一输入晶体管进行级联连接；以及
n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，
在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级的栅极与所述第二级联晶体管的第k级的栅极连接，
所述差动输出电路，还具备：
第一输出端子，与所述第n级的第一级联晶体管的漏极连接；
第二输出端子，与所述第n级的第二级联晶体管的漏极连接；
中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及
分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极，其中，n为2以上的自然数，1≤k≤n，
所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管是，N型的MOS晶体管，
所述差动输出电路还具备，P型的基板，
在所述基板，形成有成为所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管各自的源极或漏极的扩散区域，
在所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管的所述扩散区域的下部，形成有浮置状态的电位分离用N阱。
2.一种差动输出电路，具备：
接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；
n级的第一级联晶体管，与所述第一输入晶体管进行级联连接；以及
n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，
在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级的栅极与所述第二级联晶体管的第k级的栅极连接，
所述差动输出电路，还具备：
第一输出端子，与所述第n级的第一级联晶体管的漏极连接；
第二输出端子，与所述第n级的第二级联晶体管的漏极连接；
中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及
分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极，其中，n为2以上的自然数，1≤k≤n，
所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管是，N型的MOS晶体管，
所述差动输出电路还具备，P型的基板，
在所述基板，形成有成为所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管各自的源极或漏极的扩散区域，
在所述第一输入晶体管以及所述第二输入晶体管的所述扩散区域的下部，形成有被提供了所述第一输入晶体管以及所述第二输入晶体管的源极电位的P型阱，
在所述第k级的第一级联晶体管的所述扩散区域的下部，形成有被提供了所述第k级的第一级联晶体管的源极电位的第k个第一P型阱，
在所述第k级的第二级联晶体管的所述扩散区域的下部，形成有被提供了所述第k级的第二级联晶体管的源极电位的第k个第二P型阱，
第1个至第n个的所有的所述第一P型阱被形成为彼此分离，
第1个至第n个的所有的所述第二P型阱被形成为彼此分离。
3.一种差动输出电路，具备：
接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；
n级的第一级联晶体管，与所述第一输入晶体管进行级联连接；以及
n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，
在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级的栅极与所述第二级联晶体管的第k级的栅极连接，
所述差动输出电路，还具备：
第一输出端子，与所述第n级的第一级联晶体管的漏极连接；
第二输出端子，与所述第n级的第二级联晶体管的漏极连接；
中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及
分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极，其中，n为2以上的自然数，1≤k≤n，
所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管是，N型的MOS晶体管，
所述差动输出电路还具备，P型的基板，
在所述基板，形成有成为所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管各自的源极或漏极的扩散区域，
在所述第一输入晶体管以及所述第二输入晶体管的所述扩散区域的下部，形成有被提供了所述第一输入晶体管以及所述第二输入晶体管的源极电位的P型阱，
将第n级的所述第一级联晶体管的漏极电位、与第1级的所述第一级联晶体管的源极电位的电位差，除以晶体管的耐压电压而得到的值设为X，
被配置在所述第一输入晶体管以及所述第二输入晶体管的所述扩散区域的下部的所述P型阱由至少Y＝n/X级的级联晶体管共享，
在第[W·Y]级至第[(W－1)·Y+1]级的所述第一级联晶体管的所述扩散区域的下部，形成有被提供了第[(W－1)·Y+1]级的第一级联晶体管的源极电位的第W个第一P型阱，
在第[W·Y]级至第[(W－1)·Y+1]级的所述第二级联晶体管的所述扩散区域的下部，形成有被提供了第[(W－1)·Y+1]级的第二级联晶体管的源极电位的第W个第二P型阱，其中，X为上舍入小数点以下且n以下的自然数，Y为舍去小数点以下且n以下的自然数，W为1至X的自然数。
4.一种差动输出电路，具备：
接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；
n级的第一级联晶体管，与所述第一输入晶体管进行级联连接；以及
n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，
在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级的栅极与所述第二级联晶体管的第k级的栅极连接，
所述差动输出电路，还具备：
第一输出端子，与所述第n级的第一级联晶体管的漏极连接；
第二输出端子，与所述第n级的第二级联晶体管的漏极连接；
中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及
分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极，其中，n为2以上的自然数，1≤k≤n，
所述分压电路，具备：
电源电压检测部，检测用于驱动第一缓冲器以及第二缓冲器的电源电压，所述第一缓冲器接受输入信号后将所述差动输入信号输出到所述第一输入晶体管，所述第二缓冲器接受输入信号后将所述差动输入信号输出到所述第二输入晶体管；以及
可变电阻部，在由所述电源电压检测部检测出不提供所述电源电压的情况下，或者，在所述差动输出电路被控制为断电的情况下，对向所述第一级联晶体管以及所述第二级联晶体管的栅极提供的分压电位进行调整。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019230555A1 (ja) * 2018-05-31 2019-12-05 日本電気株式会社 カスコード型増幅器、及び無線通信機
WO2022018825A1 (ja) * 2020-07-21 2022-01-27 日本電信電話株式会社 ドライバ回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234841A (en) * 1979-02-05 1980-11-18 Rca Corporation Self-balancing bridge network
CN1870421A (zh) * 2006-04-27 2006-11-29 张海清 交叉耦合型c类射频功率放大器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587689A (en) * 1995-09-28 1996-12-24 Analog Devices, Inc. Voltage controlled amplifier with a negative resistance circuit for reducing non-linearity distortion
JP5040014B2 (ja) * 2007-09-26 2012-10-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5385711B2 (ja) * 2009-07-09 2014-01-08 パナソニック株式会社 データ通信回路、送信機器、受信機器、送受信システム
JP2011259061A (ja) * 2010-06-07 2011-12-22 Panasonic Electric Works Co Ltd Ｃｍｏｓオペアンプ、センサ装置
JP2012238929A (ja) * 2011-05-09 2012-12-06 Waseda Univ 増幅回路
JP5848679B2 (ja) 2012-09-04 2016-01-27 ルネサスエレクトロニクス株式会社 差動出力回路および半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234841A (en) * 1979-02-05 1980-11-18 Rca Corporation Self-balancing bridge network
CN1870421A (zh) * 2006-04-27 2006-11-29 张海清 交叉耦合型c类射频功率放大器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Design of folded cascode opamp using Potential Distribution Method";Rishi Todani等;《TENCON 2012 IEEE Region 10 Conference》;20130117;1-6 *
"高性能全差分运算放大器设计";唐宁 等;《微电子学》;20120306;第41卷(第5期);636-639 *

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