CN107526883A - Cmos数字逻辑电路中mos晶体管总沟道宽度的估算方法 - Google Patents

Abstract

本发明公开了一种CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法，其根据待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式中的乘积项，估算待处理的CMOS数字逻辑电路的上拉网络中的所有pMOS晶体管的总沟道宽度和下拉网络中的所有nMOS晶体管的总沟道宽度；同时根据逻辑函数表达式中以原变量或者同时以原变量和反变量形式出现的变量数量，估算输入端需要添加反相器而导致增加的pMOS晶体管和nMOS晶体管的总沟道宽度；最后根据三个总沟道宽度，估算所有MOS晶体管的总沟道宽度；优点是在CMOS数字逻辑电路的驱动能力满足约束条件的前提下，通过与CMOS数字逻辑电路对应的逻辑函数表达式来估算CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度，估算速度快、估算结果准确。

Description

CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法

技术领域

本发明涉及一种MOS晶体管的沟道宽度估算技术，尤其是涉及一种电路驱动能力满足一定的约束条件下，CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法，其要求CMOS数字逻辑电路的逻辑功能可以用乘积项之和形式来描述，且电路驱动能力满足一定的约束条件，利用逻辑表达式来估算构成CMOS数字逻辑电路的所有MOS晶体管的沟道宽度之和的方法。

背景技术

数字电路的面积优化是数字电路逻辑综合与优化的一个重要内容。数字电路面积的估算准确程度和估算速度直接影响着数字电路面积的优化程度和优化速度，因此，数字电路面积的估算方法是数字电路面积优化过程中的一个关键技术。

CMOS数字逻辑电路的面积与构成CMOS数字逻辑电路的MOS晶体管的数量和MOS晶体管的面积有关。而单个MOS晶体管的面积与它的沟道宽度和沟道长度有关，当MOS晶体管的沟道长度一定时，MOS晶体管的沟道宽度的大小与它能提供的驱动电流有关，驱动能力越大，相应地提供的驱动电流也越大，对应的MOS晶体管的沟道宽度也越大，而CMOS数字逻辑电路的面积也越大。因此，在实际的CMOS数字逻辑电路面积优化过程中，往往将CMOS数字逻辑电路的驱动能力作为面积优化的一个基本约束条件，同时也常常用构成CMOS数字逻辑电路的所有MOS晶体管的总沟道宽度作为衡量CMOS数字逻辑电路面积的一个主要指标。

CMOS数字逻辑电路实现数字逻辑功能的原理可以用图1来表示。在图1中，输入X由n个输入变量组成(n≥1)，分别连接着pMOS晶体管和nMOS晶体管的栅极，当pMOS晶体管的栅极为低电平时，pMOS晶体管导通，反之pMOS晶体管截止；nMOS晶体管的栅极的电平及导通情况和pMOS晶体管刚好相反。当由pMOS晶体管构成的上拉网络导通时，输出f(X)就与V_dd(电源)连通，输出f(X)为高电平；当由nMOS晶体管构成的下拉网络导通时，输出f(X)就与GND(地)连通，输出f(X)为低电平，由此实现了数字逻辑功能。

无论是pMOS晶体管还是nMOS晶体管，当它们导通时，都存在一定的电阻，因此为了增加输出电流，提高CMOS数字逻辑电路的驱动能力，在CMOS数字逻辑电路设计上往往通过增大MOS晶体管的沟道宽度来实现。图2a给出了一个CMOS反相器电路pMOS晶体管和nMOS晶体管旁边的数字表示各自的沟道宽度，对应为α个单位和β个单位，一般α和β的值取正整数；图2b给出了一个二输入“与非”门电路pMOS晶体管和nMOS晶体管旁边的数字也表示各自的沟道宽度，pMOS晶体管的沟道宽度为α个单位，nMOS晶体管的沟道宽度为2β个单位。比较图2a和图2b所示的CMOS数字逻辑电路中的MOS晶体管的沟道宽度，可以发现：在上拉网络导通时，图2b的二输入“与非”门电路中上拉驱动能力最小情况下是只有一个沟道宽度为α个单位的pMOS晶体管导通，此时，其上拉驱动能力与图2a的反相器是一样的；而在下拉网络导通时，由于图2b的二输入“与非”门电路中的2个沟道宽度为2β个单位的nMOS晶体管串联，相当于沟道长度增加了1倍，但截面积也增加了1倍，因此当下拉网络导通时，其沟道等效电阻与图2a的反相器的沟道等效电阻一致，所以，图2b的二输入“与非”门电路的下拉驱动能力与图2a的反相器的下拉驱动能力也一样。在指定CMOS工艺和驱动能力约束下，α和β的取值一般为定值，因此，图2a的反相器中的所有MOS晶体管的总沟道宽度为一个定值，常作为衡量CMOS数字逻辑电路面积的一个基本单位，并用δ表示，其他CMOS数字逻辑电路的面积都可以折算成一定数量的反相器面积之和，如当取α＝2和β＝1时，具有与图2a的反相器相同驱动能力的二输入“与非”门电路的面积为

发明内容

本发明所要解决的技术问题是提供一种CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法，其在CMOS数字逻辑电路的驱动能力满足约束条件的前提下，通过与CMOS数字逻辑电路对应的逻辑函数表达式来估算CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度，估算速度快、估算结果准确。

本发明解决上述技术问题所采用的技术方案为：一种CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法，其特征在于包括以下步骤：

步骤一：设定待处理的CMOS数字逻辑电路的输入变量取值均为原变量，且待处理的CMOS数字逻辑电路的最小驱动能力与同一CMOS工艺下的CMOS反相器电路的驱动能力一致，并设定构成CMOS反相器电路的pMOS晶体管和nMOS晶体管的沟道宽度对应为α个单位和β个单位；其中，α和β的取值均为正整数；

步骤二：检查用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式是否为乘积项之和形式，若为乘积项之和形式，则直接将用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式记为f(X)，然后执行步骤三；若不为乘积项之和形式，则将用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式转化为乘积项之和形式来描述，并记为f(X)，然后执行步骤三；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量，K表示f(X)中的乘积项的总个数，K≥1，1≤k≤K，p_k表示f(X)中的第k个乘积项；

步骤三：根据f(X)，估算待处理的CMOS数字逻辑电路的上拉网络中的所有pMOS晶体管的总沟道宽度和待处理的CMOS数字逻辑电路的下拉网络中的所有nMOS晶体管的总沟道宽度，对应记为W_up和W_down，其中，[[p_k]]表示p_k中包含的变量的总个数；

同时，统计f(X)中的n个输入变量中以原变量或者同时以原变量和反变量形式出现在f(X)表达式中的变量数量，记为t；然后估算输入端需要添加反相器而导致增加的pMOS晶体管和nMOS晶体管的总沟道宽度，记为W_op，W_op＝t×(α+β)；其中，t∈[0,n]；

步骤四：根据W_up、W_down和W_op，估算待处理的CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度，记为W，W＝W_up+W_down+W_op。

与现有技术相比，本发明的优点在于：

1)本发明方法在CMOS数字逻辑电路的驱动能力满足约束条件的前提下，利用与CMOS数字逻辑电路对应的逻辑函数表达式来估算CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度，不仅估算过程简单，速度快，而且估算得到的结果准确。

2)本发明方法并不局限于某一个特定沟道宽长比的CMOS工艺，因此具有很强的通用性。

3)在逻辑映射中，通常需要将整体逻辑网络进行切割和匹配，不同的切割得到不同的子网络的集合，每个子网络都可以用一个逻辑功能函数表示，因此可以利用本发明方法对每个子网络对应的CMOS数字逻辑电路中的所有MOS管的总沟道宽度进行估算，实现子电路面积的估算，最终实现整个电路的面积估算，从而实现对某一切割下的电路面积估算，引导有利于面积优化的切割实现，最终实现电路面积的优化。

4)本发明方法易于计算机编程实现，可以整合到现代电子设计自动化(EDA)技术中。

附图说明

图1为CMOS数字逻辑电路实现数字逻辑功能的原理图；

图2a为CMOS反相器电路的电路图；

图2b为二输入“与非”门电路的电路图；

图3为逻辑功能对应的逻辑函数表达式为的CMOS数字逻辑电路图及沟道设置；

图4a为按照图3所示的沟道设置，取α＝2和β＝1，输入变量b＝1和c＝0情况下，用HSPICE软件对图3所示的CMOS数字逻辑电路和图2a的反相器进行仿真的结果；

图4b为按照图3所示的沟道设置，取α＝2和β＝1，输入变量a＝1和c＝0情况下，用HSPICE软件对图3所示的CMOS数字逻辑电路和图2a的反相器进行仿真的结果。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

本发明提出的一种在满足一定驱动能力约束下，CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法，其包括以下步骤：

步骤一：设定待处理的CMOS数字逻辑电路的输入变量取值均为原变量，且待处理的CMOS数字逻辑电路的最小驱动能力与同一CMOS工艺下的CMOS反相器电路的驱动能力一致，并设定构成CMOS反相器电路的pMOS晶体管和nMOS晶体管的沟道宽度对应为α个单位和β个单位；其中，α和β的取值均为正整数，在本实施例中取α＝2、β＝1。

步骤二：检查用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式是否为乘积项之和形式，若为乘积项之和形式，则直接将用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式记为f(X)，然后执行步骤三；若不为乘积项之和形式，则将用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式转化为乘积项之和形式来描述，并记为f(X)，然后执行步骤三；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量，K表示f(X)中的乘积项的总个数，K≥1，1≤k≤K，p_k表示f(X)中的第k个乘积项。

步骤三：根据f(X)，估算待处理的CMOS数字逻辑电路的上拉网络中的所有pMOS晶体管的总沟道宽度和待处理的CMOS数字逻辑电路的下拉网络中的所有nMOS晶体管的总沟道宽度，对应记为W_up和W_down，其中，[[p_k]]表示p_k中包含的变量的总个数。

同时，统计f(X)表达式中的n个输入变量中以原变量或者同时以原变量和反变量形式出现在f(X)中的变量数量，记为t，假设共有5个输入变量，这5个输入变量中，以原变量或者同时以原变量和反变量形式出现在f(X)中的变量数量t＝3，分别为a、c、d；然后估算输入端需要添加反相器而导致增加的pMOS晶体管和nMOS晶体管的总沟道宽度，记为W_op，W_op＝t×(α+β)；其中，t∈[0,n]。

步骤四：根据W_up、W_down和W_op，估算待处理的CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度，记为W，W＝W_up+W_down+W_op。

以下为对本发明方法进行试验，以验证本发明方法的可行性与有效性。

1)将图3所示的CMOS数字逻辑电路作为待处理的CMOS数字逻辑电路，其最小驱动能力与同一CMOS工艺下的CMOS反相器电路的驱动能力一致；设定构成CMOS反相器电路的pMOS晶体管和nMOS晶体管的沟道宽度对应为α个单位和β个单位，且取α＝2、β＝1；设定用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式为

2)由于不为乘积项之和形式，因此将转化为乘积项之和形式来描述，将转化后得到的以乘积项之和形式来描述的逻辑函数表达式记为f(a,b,c)，

3)根据估算其中，[[p₁]]表示中的第1个乘积项p₁中包含的变量的总个数，[[p₂]]表示中的第2个乘积项p₂中包含的变量的总个数，[[p₃]]表示中的第3个乘积项p₃中包含的变量的总个数。

根据估算

统计中的所有输入变量中以原变量或者同时以原变量和反变量形式出现在中的变量数量t，由于仅c为原变量，同时以原变量和反变量形式出现的变量数为0，因此t＝1，因此估算的W_op＝t×(α+β)＝α+β。

4)估算待处理的CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度W＝W_up+W_down+W_op＝3α+9β+α+β＝4α+10β。

在图3中，pMOS晶体管和nMOS晶体管旁边的字母为各自的沟道宽度，经本发明方法估算，得到的所有MOS晶体管的总沟道宽度为4α+10β。与图2a的反相器比较，不难发现：图3所示的CMOS数字逻辑电路的上拉网络中的任何一条pMOS晶体管通路，驱动能力最差情况下与图2a的反相器的上拉网络通路一致，为1个沟道宽度为α的pMOS晶体管；图3所示的CMOS数字逻辑电路的下拉网络中的任何一条nMOS晶体管通路，最差情况下为3个串联的、沟道宽度为3β的nMOS晶体管，因此等效电阻与图2a的反相器的下拉网络通路一致，为1个沟道宽度为β的nMOS晶体管。

图4a为按照图3所示的沟道设置，取α＝2和β＝1，输入变量b＝1和c＝0情况下，用HSPICE软件对图3所示的CMOS数字逻辑电路和图2a的反相器进行仿真的结果；图4b为按照图3所示的沟道设置，取α＝2和β＝1，输入变量a＝1和c＝0情况下，用HSPICE软件对图3所示的CMOS数字逻辑电路和图2a的反相器进行仿真的结果。两个电路的输出均接上相同的负载，同时为了实现图3所示的CMOS数字逻辑电路输出驱动能力最小，在仿真时，通过对输入变量的预设，使得图3所示的CMOS数字逻辑电路中在任何时刻下输出与电源，或者输出与地之间只存在1条通路。在图4a中，设置变量b＝1和c＝0，此时图3所示的CMOS数字逻辑电路的逻辑功能为与图2a的反相器功能一致；在图4b中，设置变量a＝1和c＝0，此时图3所示的CMOS数字逻辑电路的逻辑功能为也与图2a的反相器功能一致；图4a和图4b中，V(a)、V(b)、V(c)、V(out1)、V(out2)分别对应输入变量a、b、c，图3所示的CMOS数字逻辑电路的输出和图2a的反相器的输出。从图4a和图4b所示的仿真结果看，两者波形几乎一样，从而得到两者的驱动能力一致。

Claims (1)

1.一种CMOS数字逻辑电路中MOS晶体管总沟道宽度的估算方法，其特征在于包括以下步骤：

步骤一：设定待处理的CMOS数字逻辑电路的输入变量取值均为原变量，且待处理的CMOS数字逻辑电路的最小驱动能力与同一CMOS工艺下的CMOS反相器电路的驱动能力一致，并设定构成CMOS反相器电路的pMOS晶体管和nMOS晶体管的沟道宽度对应为α个单位和β个单位；其中，α和β的取值均为正整数；

步骤二：检查用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式是否为乘积项之和形式，若为乘积项之和形式，则直接将用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式记为f(X)，然后执行步骤三；若不为乘积项之和形式，则将用于表示待处理的CMOS数字逻辑电路的逻辑功能的逻辑函数表达式转化为乘积项之和形式来描述，并记为f(X)，然后执行步骤三；其中，X表示由n个输入变量构成的集合，n≥1，X中的输入变量为原变量，K表示f(X)中的乘积项的总个数，K≥1，1≤k≤K，p_k表示f(X)中的第k个乘积项；

步骤三：根据f(X)，估算待处理的CMOS数字逻辑电路的上拉网络中的所有pMOS晶体管的总沟道宽度和待处理的CMOS数字逻辑电路的下拉网络中的所有nMOS晶体管的总沟道宽度，对应记为W_up和W_down，其中，[[p_k]]表示p_k中包含的变量的总个数；

同时，统计f(X)中的n个输入变量中以原变量或者同时以原变量和反变量形式出现在f(X)表达式中的变量数量，记为t；然后估算输入端需要添加反相器而导致增加的pMOS晶体管和nMOS晶体管的总沟道宽度，记为W_op，W_op＝t×(α+β)；其中，t∈[0,n]；

步骤四：根据W_up、W_down和W_op，估算待处理的CMOS数字逻辑电路中的所有MOS晶体管的总沟道宽度，记为W，W＝W_up+W_down+W_op。