CN115392166A - 晶体管宽度的确定方法、装置、电子设备及介质 - Google Patents

晶体管宽度的确定方法、装置、电子设备及介质 Download PDF

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Abstract

本公开涉及集成电路技术领域，具体涉及一种晶体管宽度的确定方法、装置、电子设备及介质，所述晶体管宽度的确定方法包括：获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸；基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。该方案可以在无需仿真的前提下，根据获取到的目标宽度，调整任一级逻辑电路单元的晶体管的尺寸，以对电路进行优化，从而降低了电路优化的成本。

Description

晶体管宽度的确定方法、装置、电子设备及介质
技术领域
本公开涉及集成电路技术领域，具体涉及一种晶体管宽度的确定方法、装置、电子设备及介质。
背景技术
在现代电路的设计工艺中，由于电路时序特性会受到工艺-温度-电压 (Process-Voltage-Temperature，PVT)偏差的影响，导致电路出现延时现象，从而影响电路的性能，因此为了确保电路时序特性表现良好，需要对电路进行优化。
相关技术中，对于待优化的电路，需要先对待优化的电路中每级逻辑电路单元的晶体管沟道长度和电路的延时时长进行仿真，从而可以建立晶体管沟道长度和电路的延时时长的关系表，在获取到晶体管沟道长度和延时时长关系表的情况下，可以通过查找晶体管沟道长度和电路的延时时长的关系表，对应调整待优化的电路中部分逻辑电路单元的晶体管的长度，从而使调整后的电路时序特性表现良好，以实现对电路时序的优化。
然而，在上述方案中，由于需要依赖晶体管沟道长度和延时时长关系表，因此对于不同电路的优化，需要重新进行电路仿真以获得晶体管沟道长度和延时时长查找表，从而使得对电路优化的仿真成本较高。
发明内容
为了解决相关技术中的问题，本公开实施例提供一种晶体管宽度的确定方法、装置、电子设备及介质。
第一方面，本公开实施例中提供了一种晶体管宽度的确定方法，包括：
获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；
基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。
结合第一方面，本公开在第一方面的第一种实现方式中，所述获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，包括：
获取所述第i级逻辑电路单元的第一尺寸比值和第二尺寸比值，所述第一尺寸比值表示在所述目标电路处于所述第一延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第一延时下所述第i级逻辑电路单元的相对尺寸的比值，所述第二尺寸比值表示在所述目标电路处于所述第二延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第二延时下所述第i级逻辑电路单元的相对尺寸的比值；
基于所述第i级逻辑电路单元的第一尺寸比值和目标尺寸，获取所述第i级逻辑电路单元的第一相对尺寸，所述目标尺寸为第一反相器的N型晶体管的宽度和第二反相器的N型晶体管的宽度的比值，所述第一反相器为所述目标电路中固定输入电容的等效反相器，所述第二反相器为参考反相器；
基于所述第i级逻辑电路单元的第二尺寸比值和所述目标尺寸，获取所述第i级逻辑电路单元的第二相对尺寸。
结合第一方面的第一种实现方式，本公开在第一方面的第二种实现方式中，所述获取所述第i级逻辑电路单元的第一尺寸比值，包括：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，所述第一尺寸变量根据所述第i级逻辑电路单元的晶体管的工作参数和相关性系数确定，所述相关性系数用于表征所述第i级逻辑电路单元和所述第i-1级逻辑电路单元的延时的相关性；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，获取所述第i级逻辑电路单元的第一尺寸比值；
和/或，
获取所述第i级逻辑电路单元的第二相对尺寸比值，包括：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数，获取所述第二尺寸比值。
结合第一方面的第二种实现方式，本公开在第一方面的第三种实现方式中，获取所述第i级逻辑电路单元的逻辑努力参数，包括：
获取所述第i级逻辑电路单元的晶体管的宽度和所述第i+1级逻辑电路单元的晶体管的宽度；
基于所述第i级逻辑电路单元的晶体管的宽度、所述第i+1级逻辑电路单元的晶体管的宽度和逻辑努力线性系数，确定所述第i级逻辑电路单元的逻辑努力参数；
其中，所述逻辑努力线性系数与第i级逻辑电路单元的功能类型对应。
结合第一方面的第二种实现方式，本公开在第一方面的第四种实现方式中，获取所述目标电路的路径上的逻辑努力参数，所述第i级逻辑电路单元的第j条分支上的逻辑努力参数，j≥1；
基于所述目标电路的路径上的逻辑努力参数、所述第i级逻辑电路单元的第j条分支上的逻辑努力参数、所述路径中所述第i级逻辑电路单元的相对尺寸和在所述第i级逻辑电路单元的所述第j条分支上的逻辑电路单元的相对尺寸，确定所述第i级逻辑电路单元的分支努力参数。
结合第一方面，本公开在第一方面的第五种实现方式中，所述目标宽度包括第一宽度和第二宽度；
所述基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度，包括：
基于所述第一相对尺寸和所述第二相对尺寸，得到第三相对尺寸；
基于所述第三相对尺寸和第一参数，得到所述第一宽度，并将所述第一宽度确定为所述第i级逻辑电路单元的N型晶体管的宽度，所述第一参数为参考反相器的N型晶体管的宽度；
基于所述第三相对尺寸、所述第一参数和第二参数，得到所述第二宽度，并将所述第二宽度确定为所述第i级逻辑电路单元的P型晶体管的宽度，所述第二参数为所述参考反相器的P型晶体管的宽度和N型晶体管的宽度的比值。
第二方面，本公开实施例中提供了一种晶体管宽度的确定装置，所述晶体管宽度的确定装置包括：
获取模块，被配置为获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；
确定模块，被配置为基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。
结合第二方面，本公开在第二方面的第一种实现方式中，所述获取模块，被配置为：
获取所述第i级逻辑电路单元的第一尺寸比值和第二尺寸比值，所述第一尺寸比值表示在所述目标电路处于所述第一延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第一延时下所述第i级逻辑电路单元的相对尺寸的比值，所述第二尺寸比值表示在所述目标电路处于所述第二延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第二延时下所述第i级逻辑电路单元的相对尺寸的比值；
基于所述第i级逻辑电路单元的第一尺寸比值和目标尺寸，获取所述第i级逻辑电路单元的第一相对尺寸，所述目标尺寸为第一反相器的N型晶体管的宽度和第二反相器的N型晶体管的宽度的比值，所述第一反相器为所述目标电路中固定输入电容的等效反相器，所述第二反相器为参考反相器；
基于所述第i级逻辑电路单元的第二尺寸比值和所述目标尺寸，获取所述第i级逻辑电路单元的第二相对尺寸。
结合第二方面的第一种实现方式，本公开实施例在第二方面的第二种实现方式中，所述获取模块，被配置为：获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，所述第一尺寸变量根据所述第i级逻辑电路单元的晶体管的工作参数和相关性系数确定，所述相关性系数用于表征所述第i级逻辑电路单元和所述第i-1级逻辑电路单元的延时的相关性；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，获取所述第i级逻辑电路单元的第一尺寸比值；
和/或，
所述获取模块，被配置为：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数，获取所述第二尺寸比值。
结合第二方面的第二种实现方式，本公开实施例在第二方面的第三种实现方式中，所述获取模块，被配置为：
获取所述第i级逻辑电路单元的晶体管的宽度和所述第i+1级逻辑电路单元的晶体管的宽度；
基于所述第i级逻辑电路单元的晶体管的宽度、所述第i+1级逻辑电路单元的晶体管的宽度和逻辑努力线性系数，确定所述第i级逻辑电路单元的逻辑努力参数；
其中，所述逻辑努力线性系数与第i级逻辑电路单元的功能类型对应。
结合第二方面的第二种实现方式，本公开实施例在第二方面的第四种实现方式中，所述获取模块，被配置为：
获取所述目标电路的路径上的逻辑努力参数，所述第i级逻辑电路单元的第j条分支上的逻辑努力参数，j≥1；
基于所述目标电路的路径上的逻辑努力参数、所述第i级逻辑电路单元的第j条分支上的逻辑努力参数、所述路径中所述第i级逻辑电路单元的相对尺寸和在所述第i级逻辑电路单元的所述第j条分支上的逻辑电路单元的相对尺寸，确定所述第i级逻辑电路单元的分支努力参数。
结合第二方面，本公开实施例在第二方面的第六实现方式中，所述目标宽度包括第一宽度和第二宽度；
所述确定模块，被配置为：
基于所述第一相对尺寸和所述第二相对尺寸，得到第三相对尺寸；
基于所述第三相对尺寸和第一参数，得到所述第一宽度，并将所述第一宽度确定为所述第i级逻辑电路单元的N型晶体管的宽度，所述第一参数为参考反相器的N型晶体管的宽度；
基于所述第三相对尺寸、所述第一参数和第二参数，得到所述第二宽度，并将所述第二宽度确定为所述第i级逻辑电路单元的P型晶体管的宽度，所述第二参数为所述参考反相器的P型晶体管的宽度和N型晶体管的宽度的比值。
第三方面，本公开实施例提供了一种电子设备，包括存储器和处理器，其中，所述存储器用于存储一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现如第一方面所述的方法。
第四方面，本公开实施例中提供了一种计算机可读存储介质，其上存储有计算机指令，该计算机指令被处理器执行时实现如第一方面所述的方法。
根据本公开实施例提供的技术方案，可以获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；并基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。通过技术方案，在无需仿真的前提下，可以获取到多级逻辑电路单元中任一级逻辑电路单元的晶体管的目标宽度，从而可以按照目标宽度对晶体管的尺寸进行相应调整，使得调整后的电路相比调整前的电路在时序特性上表现更为良好且电路优化成本较低。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中。
图1示出根据本公开实施方式的晶体管宽度的确定方法的流程图。
图2示出根据本公开实施方式的晶体管宽度的确定装置的结构框图。
图3根据本公开的实施方式的电子设备的结构框图。
图4示出适于用来实现根据本公开实方式的方法的计算机系统的结构示意图。
具体实施方式
下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。
在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。
另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
在本公开中，如涉及对用户信息或用户数据的获取操作或向他人展示用户信息或用户数据的操作，则所述操作均为经用户授权、确认，或由用户主动选择的操作。
上文提及，在现代电路的设计工艺中，由于电路时序特性会受到工艺-温度-电压(Process-Voltage-Temperature，PVT)偏差的影响，导致电路出现延时现象，从而影响电路的性能，因此为了确保电路时序特性表现良好，需要对电路进行优化。
相关技术中，对于待优化的电路，需要先对待优化的电路中每级逻辑电路单元的晶体管沟道长度和电路的延时时长进行仿真，从而可以建立晶体管沟道长度和电路的延时时长的关系表，在获取到晶体管沟道长度和延时时长关系表的情况下，可以通过查找晶体管沟道长度和电路的延时时长的关系表，对应调整待优化的电路中部分逻辑电路单元的晶体管的长度，从而使调整后的电路时序特性表现良好，以实现对电路时序的优化。
然而，在上述方案中，由于需要依赖晶体管沟道长度和延时时长关系表，因此对于不同电路的优化，需要重新进行电路仿真以获得晶体管沟道长度和延时时长查找表，从而使得对电路优化的仿真成本较高。
考虑到上述技术问题，本公开提供了一种获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；并基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。通过技术方案，在无需仿真的前提下，可以获取到多级逻辑电路单元中任一级逻辑电路单元的晶体管的目标宽度，从而可以按照目标宽度对晶体管的尺寸进行相应调整，使得调整后的电路相比调整前的电路在时序特性上表现更为良好且电路优化成本较低。
图1示出根据本公开的实施例的晶体管宽度的确定方法的流程图。如图1所示，所述晶体管宽度的确定方法包括以下步骤S101 - S102：
在步骤S101中，获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸。
其中，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差。
在步骤S102中，基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。
在本公开一实施方式中，上述晶体管宽度的确定方法可适用于对于电路进行优化的计算机、计算设备、电子设备等等。
在本公开一实施方式中，上述目标电路可以理解为数字逻辑电路，该数字逻辑电路包括组合逻辑电路。例如，目标电路为存储器。
在本公开一实施方式中，上述逻辑电路单元可以理解为目标电路的基本单元，即逻辑电路单元为逻辑门。例如，逻辑电路单元可以为执行“或”、“与”、“非”、“或非”、“与非”等逻辑运算的电路。
在本公开一实施方式中，所述目标电路中不同级逻辑电路单元的晶体管的相对尺寸可以相同或不同，即获取的不同级逻辑电路单元的第一相对尺寸可以相同或不同。
在本公开一实施方式中，所述目标电路的路径可以理解为是组合逻辑路径。
在本公开一实施方式中，所述第一预设阈值和第二预设阈值可以为预先设置的。其中，所述第一预设阈值小于或等于第二预设阈值。例如，第一预设阈值为0.1，第二预设阈值为0.7。
在本公开一实施方式中，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时可以理解为，在忽略pvt偏差影响时，如果所述目标电路中第i级逻辑电路单元的相对尺寸为第一相对尺寸，那么目标电路的路径的延时为最小值；所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差可以理解为，在考虑受pvt偏差影响时，如果所述目标电路中第i级逻辑电路单元的相对尺寸为第二相对尺寸，那么目标电路的路径的延时的方差为最小值。
在本公开一实施方式中，在步骤S101之前，本公开实施例提供的晶体管宽度的确定方法还可以包括：获取所述目标电路的路径的第一延时和第二延时。
在本公开一实施方式中，所述目标电路中每级逻辑电路单元的晶体管可以包括N型晶体管和P型晶体管。
在上述实施方式中，对于需要优化的目标电路，在目标电路包括多级逻辑电路单元的情况下，可以分别获取每级逻辑电路单元的第一相对尺寸和第二相对尺寸，并根据该第一相对尺寸和该第二相对尺寸获取目标宽度，从而可以按照该目标宽度，调整至少一级逻辑电路单元的晶体管的宽度，即通过将每级逻辑电路单元的晶体管的尺寸调整为目标宽度，以对目标电路的时序特性进行优化。
另外，与相关技术中仅仅调整电路中部分逻辑电路单元的晶体管的长度，以对电路进行优化相比，由于在本公开的实施方式中，可以调整目标电路中所有逻辑电路单元的晶体管的尺寸，因此使得电路的优化空间更为完备。
在该实施方式中，可以获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；并基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。通过技术方案，在无需仿真的前提下，可以获取到多级逻辑电路单元中任一级逻辑电路单元的晶体管的目标宽度，从而可以按照目标宽度对晶体管的尺寸进行相应调整，使得调整后的电路相比调整前的电路在时序特性上表现更为良好且电路优化成本较低。
在本公开一实施方式中，所述步骤S101，即所述获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸的步骤，可包括以下步骤：
获取所述第i级逻辑电路单元的第一尺寸比值和第二尺寸比值。
其中，所述第一相对尺寸比值表示在所述目标电路处于所述第一延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第一延时下所述第i级逻辑电路单元的相对尺寸的比值，所述第二相对尺寸比值表示在所述目标电路处于所述第二延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第二延时下所述第i级逻辑电路单元的相对尺寸的比值。
基于所述第i级逻辑电路单元的第一尺寸比值和目标尺寸，获取所述第i级逻辑电路单元的第一相对尺寸。
其中，所述目标尺寸为第一反相器的N型晶体管的宽度和第二反相器的N型晶体管的宽度的比值，所述第一反相器为所述目标电路中固定输入电容的等效反相器，所述第二反相器为参考反相器。
基于所述第i级逻辑电路单元的第二尺寸比值和所述目标尺寸，获取所述第i级逻辑电路单元的第二相对尺寸。
在本公开一实施方式中，所述第二反相器可以作为一个参考逻辑单路单元，第二 反相器的N型晶体管的宽度可以记为
Figure DEST_PATH_IMAGE001
，所述目标电路中每级逻辑电路单元的相对尺寸 以Wref为标准进行归一化。
在本公开一实施方式中，假设所述目标电路由n级逻辑电路单元组成（即多级逻辑电路单元为n级逻辑电路单元），其中，所述n级逻辑电路单元中任一级逻辑电路单元可称为第i级逻辑电路单元，0<=i<=n。αi 可以表示所述目标电路处于所述第一延时第i级逻辑电路单元的第一尺寸比值或所述目标电路处于所述第二延时下第i级逻辑电路单元的第二尺寸比值，αn可以表示所述目标电路的整条路径的等效负载逻辑电路单元的相对尺寸与所述目标电路的第n级逻辑电路单元的相对尺寸的比值，具体可以通过下述两个公式分别得到：
Figure DEST_PATH_IMAGE002
其中，Si 为第i级逻辑电路单元的相对尺寸，Si+1为第i+1级逻辑电路单元的相对尺寸。Si表示第i级逻辑电路单元的N型晶体管的宽度与Wref的比值。
Figure DEST_PATH_IMAGE003
其中， Sload可以表示目标电路的路径的固定输出负载的等效反相器的N型晶体管的宽度与Wref的比值，Sn 表示目标电路的第n级逻辑电路单元的相对尺寸。即n级逻辑电路单元的尺寸的限制条件可以理解为：固定输入电容和固定输出负载。
在本公开一实施方式中，将目标尺寸记为S0，表示第一反相器的N型晶体管的宽度和第二反相器的N型晶体管的宽度的比值；将第一相对尺寸记为Si_m，将第一相对尺寸记为Si_v。如此，可以根据第一尺寸比值和S0，得到Si_m，并根据第二尺寸比值和S0，得到Si_v。
在该公开实施方式中，由于可以基于第一相对尺寸比值和目标尺寸，得到第一相对尺寸，并基于第二相对尺寸比值和目标尺寸，得到第二相对尺寸，因此一方面，可以通过该第一相对尺寸，优化在未考虑pvt偏差时目标电路的路径的延时；另一方面，可以通过该第二相对尺寸，优化在考虑pvt偏差的情况下目标电路的路径的延时的方差。如此，可以优化不同场景下的电路时序特性。
在本公开一实施方式中，所述获取所述第i级逻辑电路单元的第一尺寸比值，具体可以包括以下步骤：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一相对尺寸变量。
其中，所述第一相对尺寸变量根据所述第i级逻辑电路单元的晶体管的工作参数和相关性系数确定，所述相关性系数用于表征所述第i级逻辑电路单元和所述第i-1级逻辑电路单元的延时的相关性。
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一相对尺寸变量，获取所述第i级逻辑电路单元的第一尺寸比值。
在本公开一实施方式中，所述第i级逻辑电路单元的逻辑努力参数可以理解为包括所述第i级逻辑电路单元的上升逻辑努力参数和所述第i级逻辑电路单元的下降逻辑努力参数。
进一步地，所述第i级逻辑电路单元的下降逻辑努力参数可以理解为所述第i级逻辑电路单元的N型晶体管的逻辑努力参数，所述第i级逻辑电路单元的上升逻辑努力参数可以理解为所述第i级逻辑电路单元的P型晶体管的逻辑努力参数。
在本公开一实施方式中，所述第i级逻辑电路单元的分支努力参数可以理解为包括所述第i级逻辑电路单元的下降分支努力参数和所述第i级逻辑电路单元的上升分支努力参数。
进一步地，所述第i级逻辑电路单元的下降分支努力参数可以理解为所述第i级逻辑电路单元的N型晶体管的分支努力参数，所述第i级逻辑电路单元的上升分支努力参数可以理解为所述第i级逻辑电路单元的P型晶体管的分支努力参数。
对于所述第i-1级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的分支努力参数的说明可以参照上述实施例中对所述第i级逻辑电路单元的逻辑努力参数和所述第i级逻辑电路单元的分支努力参数的详细描述，本公开实施例对此不再赘述。
在本公开一实施方式中，在本公开一实施方式中，假设所述目标电路由n级逻辑电路单元组成（即多级逻辑电路单元为n级逻辑电路单元），其中，所述n级逻辑电路单元中任一级逻辑电路单元可称为第i级逻辑电路单元，0<=i<=n。可以通过下述公式，计算出第一尺寸比值，记为αi：
当1<=i<n时；
Figure DEST_PATH_IMAGE004
当i<n时，第i级逻辑电路单元的相对尺寸满足上述公式的约束，相邻两级的第一尺寸比值αi与αi-1存在着一个比例关系，该比例受a1,a2,bn i-1 bp i-1, gn i-1 gp i-1，gn i gp i影响。
当i=n时；
Figure DEST_PATH_IMAGE005
当i=n时，第i级逻辑电路单元的相对尺寸满足上述公式的约束，相邻两级的第一尺寸比值α i 与α i-1 存在着一个比例关系，该比例受a1,a2,c1,c2,bn i-1 bp i-1, gn i-1 gp i-1，gn i gp i影响。
可以理解的是，上述两个公式中的gn i-1 和gp i-1 分别是第i-1级逻辑电路单元的下降逻辑努力参数和上升逻辑努力参数，gn i和gp i 分别是第i级逻辑电路单元的下降逻辑努力参数和上升逻辑努力参数；bn i和bp i 分别为第i级逻辑电路单元的下降分支努力参数和上升分支努力参数，bn i-1和bp i-1 分别为第i-1级逻辑电路单元的下降分支努力参数和上升分支努力参数；a1,a2,c1,c2 表示第一尺寸变量。
下述公式描述了所述目标电路处于第一延时下n级逻辑电路单元的相对尺寸的限制条件：固定输入电容和固定输出负载：
Figure DEST_PATH_IMAGE006
其中，S0可以表示所述目标电路的路径的固定输入电容的等效反相器的N型晶体管的宽度与Wref的比值，Sload可以表示所述目标电路的路径的固定输出负载的等效反相器的N型晶体管的宽度与Wref的比值。
需要说明的是，通过联立上述3个公式中的n+1个方程可解出αi，即得到所述n级逻辑电路单元中每一级逻辑电路单元的第一尺寸比值。
在本公开一实施方式中，上述公式中的第一尺寸变量a1,a2,c1,c2可以通过下述公式计算得到：
Figure DEST_PATH_IMAGE007
Figure DEST_PATH_IMAGE008
Figure DEST_PATH_IMAGE009
Figure DEST_PATH_IMAGE010
Figure DEST_PATH_IMAGE011
Figure DEST_PATH_IMAGE012
其中，上述公式中的L是晶体管的长度，μ n 和μ p 分别为电子和空穴的迁移率，nn和np分别为N型晶体管（Negative channel-Metal-Oxide-Semiconductor ，NMOS）和P型晶体管（positive channel metal oxide semiconductor ，PMOS）的亚阈值斜率因子，ϕ t 为热电压，vth n 和vth p 分别为NMOS和PMOS的阈值电压；γlh、γhl 表示相关性系数。除了这些参数之外，W ref 是前文中提到的参考反相器的N型晶体管的宽度，V DD 表示供电电压，β为参考反相器的PMOS的宽度与NMOS宽度Wref的比值。
在本公开一实施方式中，上述公式中的γlh、γhl 通过下述公式拟合获得。具体可以搭建一个n级的反相器链，通过改变第i级反相器的尺寸获得一组不同的td step lh_i 和td step hl_i ，代入下述公式中的第一个式子中，可以拟合出γ lh 的值；通过改变第i级反相器的尺寸，获得一组不同的td step hl_i 和td step lh_i+1 ，代入下述公式的第二个式子中，可以拟合出γ hl 的值。
Figure DEST_PATH_IMAGE013
其中，上述公式中的td hl_i+1 和td lh_i+1 为反相器链中第i+1(1<=i<=n-1)级反相器的下降延时和上升延时，td step hl_i+1 和td step lh_i+1 为第i+1(1<=i<=n-1)级反相器的下降阶跃延时和上升阶跃延时，td step hl_i 和td step lh_i 为第i(1<=i<=n-1)级反相器的下降阶跃延时和上升阶跃延时。
在该公开实施方式中，由于可以获取并根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，得到第一尺寸比值，因此仅需要一些必须的参数，就可以得到在目标电路处于第一延时的情况下，所述第i+1级逻辑电路单元的相对尺寸和所述第i级逻辑电路单元的相对尺寸的比值，从而既可以实现在工艺温度电压偏差的权重小于或等于第一预设阈值时目标电路时序的优化，也提高了计算效率。
本公开一实施方式中，获取所述第i级逻辑电路单元的第二尺寸比值的步骤，具体可以包括下述步骤：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数。
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数，获取所述第二尺寸比值。
在本公开一实施方式中，假设所述目标电路由n级逻辑电路单元组成（即多级逻辑电路单元为n级逻辑电路单元），其中，所述n级逻辑电路单元中任一级逻辑电路单元可称为第i级逻辑电路单元，0<=i<=n。可以通过下述公式，计算得到第二尺寸比值，记为αi：
当1<=i<n时；
Figure DEST_PATH_IMAGE014
当i<n时，第i级逻辑电路单元的相对尺寸满足上述公式的约束，相邻两级的第二 尺寸比值αi与αi-1存在受
Figure DEST_PATH_IMAGE015
、
Figure DEST_PATH_IMAGE016
、
Figure DEST_PATH_IMAGE017
、
Figure DEST_PATH_IMAGE018
、
Figure DEST_PATH_IMAGE019
、
Figure DEST_PATH_IMAGE020
、
Figure DEST_PATH_IMAGE021
、
Figure DEST_PATH_IMAGE023
、
Figure DEST_PATH_IMAGE024
、
Figure DEST_PATH_IMAGE026
影响的三次关系。
当i=n时；
Figure DEST_PATH_IMAGE027
当i=n时，第i级逻辑电路单元的晶体管的相对尺寸满足上述公式的约束，相邻两 级的第二尺寸比值α i 与α i-1 存在着受
Figure DEST_PATH_IMAGE028
、
Figure DEST_PATH_IMAGE029
、
Figure DEST_PATH_IMAGE030
、
Figure DEST_PATH_IMAGE031
、
Figure DEST_PATH_IMAGE032
、
Figure DEST_PATH_IMAGE033
、
Figure DEST_PATH_IMAGE034
、
Figure DEST_PATH_IMAGE035
、
Figure DEST_PATH_IMAGE036
、
Figure DEST_PATH_IMAGE037
影响的三次关系。
可以理解的是，上述公式中的
Figure DEST_PATH_IMAGE038
、
Figure DEST_PATH_IMAGE039
、
Figure DEST_PATH_IMAGE040
、
Figure DEST_PATH_IMAGE041
、
Figure DEST_PATH_IMAGE042
、
Figure DEST_PATH_IMAGE043
表示第i级逻辑电 路单元的晶体管的工艺参数，其可以根据晶体管的制造工艺决定，不受所述目标电路所处 的工作环境影响而发生改变；上述公式中的
Figure DEST_PATH_IMAGE044
、
Figure DEST_PATH_IMAGE045
表示相关性系数；上述公式中的
Figure DEST_PATH_IMAGE046
和
Figure DEST_PATH_IMAGE047
、
Figure 576809DEST_PATH_IMAGE024
和
Figure DEST_PATH_IMAGE049
、
Figure DEST_PATH_IMAGE050
和
Figure DEST_PATH_IMAGE051
、
Figure DEST_PATH_IMAGE052
和
Figure DEST_PATH_IMAGE053
可以参照上述实施例中提及的实施方式对每级逻辑电 路单元的逻辑努力参数和每级逻辑电路单元的分支努力参数的解释和说明，本公开实施方 式中对此不再赘述。
下述公式描述了所述目标电路处于第二延时下n级逻辑电路单元的相对尺寸的限制条件：固定输入电容和固定输出负载：
Figure DEST_PATH_IMAGE054
其中，S0可以表示所述目标电路的路径的固定输入电容的等效反相器的N型晶体管的宽度与Wref的比值，Sload可以表示所述目标电路的路径的固定输出负载的等效反相器的N型晶体管的宽度与Wref的比值。
需要说明的是，通过联立上述3个公式中的n+1个方程可解出αi，即得到所述n级逻辑电路单元中每一级逻辑电路单元的第二尺寸比值。
在本公开一实施方式中，对于上述公式涉及的
Figure DEST_PATH_IMAGE055
，
Figure DEST_PATH_IMAGE056
，可以通过下述公式计算 得到：
Figure DEST_PATH_IMAGE057
Figure DEST_PATH_IMAGE058
其中，上述公式中的
Figure DEST_PATH_IMAGE059
和
Figure DEST_PATH_IMAGE060
可以分别为
Figure DEST_PATH_IMAGE062
和
Figure DEST_PATH_IMAGE063
波动的方差，μn和μp可以分别为 电子和空穴的迁移率，nn和np可以分别为NMOS和PMOS的亚阈值斜率因子，β可以为参考反相 器的PMOS的宽度与NMOS宽度
Figure DEST_PATH_IMAGE064
的比值，
Figure 946479DEST_PATH_IMAGE044
、
Figure 522954DEST_PATH_IMAGE045
可以表示相关性系数。
对于上述公式中的
Figure DEST_PATH_IMAGE065
、
Figure 324688DEST_PATH_IMAGE045
，可以参照上述实施方式对
Figure 873481DEST_PATH_IMAGE044
、
Figure 695944DEST_PATH_IMAGE045
的解释和说明，该实施 方式中对此不再赘述。
在本公开一实施方式中，对于上述公式涉及的
Figure DEST_PATH_IMAGE066
、
Figure DEST_PATH_IMAGE067
，和
Figure DEST_PATH_IMAGE068
、
Figure DEST_PATH_IMAGE069
可以分别 通过下述两个公式拟合得到。通过改变S2，可以获得一组不同的
Figure DEST_PATH_IMAGE070
，将这组不同的S2和 不同的
Figure DEST_PATH_IMAGE071
代入下述公式中的第一个式子，并结合Mn、Vthn、nn和ϕt的值，可以通过线性 拟合得到k1hl、k2hl的值。通过改变S2，可以获得一组不同的
Figure DEST_PATH_IMAGE072
，将这组不同的S2和不同 的
Figure DEST_PATH_IMAGE073
代入下述公式中的第二个式子，并结合Mp和Vthp,np,ϕt的值可以通过线性拟合得 到k1lh、k2lh的值。
Figure DEST_PATH_IMAGE074
Figure DEST_PATH_IMAGE075
其中，上述公式中的
Figure DEST_PATH_IMAGE076
和
Figure DEST_PATH_IMAGE077
可以分别为第一级反相器的下降阶跃延时 和上升阶跃延时，S1可以为第一级的反相器的晶体管的宽度， S2可以为第二级反相器的晶 体管的宽度，nn和np分别为NMOS和PMOS的亚阈值斜率因子，vth n 和vth p 分别为NMOS和PMOS的 阈值电压，ϕ t 为热电压。Mn和MP可以参照上述实施方式中解释和说明，本公开实施方式对此 不再赘述。
在该公开实施方式中，由于可以获取并根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数，获取第二尺寸比值，因此仅需要一些必须的参数，就可以得到在目标电路处于第二延时的情况下，所述第i+1级逻辑电路单元的相对尺寸和所述第i级逻辑电路单元的相对尺寸的比值，从而既可以实现在工艺温度电压偏差的权重大于或等于第二预设阈值时目标电路时序的优化，也提高了计算效率。
本公开一实施方式中，获取所述第i级逻辑电路单元的逻辑努力参数的步骤，包括：
获取所述第i级逻辑电路单元的晶体管的宽度和所述第i+1级逻辑电路单元的晶体管的宽度；
基于所述第i级逻辑电路单元的晶体管的宽度、所述第i+1级逻辑电路单元的晶体管的宽度和和逻辑努力线性系数，确定所述第i级逻辑电路单元的逻辑努力参数。
其中，逻辑努力线性系数与每级逻辑电路单元的功能类型对应。
在本公开一实施方式中，所述获取所述第i级逻辑电路单元的晶体管的宽度和所述第i+1级逻辑电路单元的晶体管的宽度，可以理解的是，获取所述第i级逻辑电路单元的N型晶体管的宽度和P型晶体管的宽度，和所述第i+1级逻辑电路单元的N型晶体管的宽度和P型晶体管的宽度。
在本公开一实施方式中，所述逻辑努力线性系数与每级逻辑电路单元的功能类型对应，可以理解为：所述第i级逻辑电路单元的逻辑努力线性系数是根据所述第i级逻辑单路单元的逻辑功能类型决定的。如此，当每级逻辑单路单元的逻辑功能类型不同时，与其对应的逻辑努力线性系数也不同。
在本公开一实施方式中，所述第i级逻辑单路单元的逻辑功能类型可以包括：逻辑与、逻辑非、逻辑或、反相器等。
在本公开一实施方式中，所述第i级逻辑单路单元的逻辑努力线性系数，可以包括：与所述第i级逻辑单路单元的N型晶体管对应的逻辑努力线性系数（记为mcell n ），与所述第i级逻辑单路单元的P型晶体管对应的逻辑努力线性系数（记为mcell p ）。
在本公开一实施方式中， 通过下述公式，可以计算得到所述多级逻辑电路单元中每级逻辑电路单元的逻辑努力参数。其中，第i-1级逻辑电路单元的下降逻辑努力参数和上升逻辑努力参数可以记为gn i-1 和gp i-1 ，第i级逻辑电路单元的下降逻辑努力参数和上升逻辑努力参数可以记为gn i和gp i ：
Figure DEST_PATH_IMAGE078
其中，上述公式中的W n i 和W p i 分别为第i级逻辑电路单元的N型晶体管的宽度和P型晶体管的宽度，W n i-1 和W p i-1 分别为第i-1逻辑电路单元的N型晶体管的宽度和P型晶体管的宽度，W n i+1 和W p i+1 分别为第i+1级逻辑电路单元的N型晶体管的宽度和P型晶体管的宽度；mcell n和mcell p分别表示逻辑努力线性系数，第i级逻辑电路单元的功能类型决定了mcell n和mcell p中的cell对应的类型，cell可以理解为逻辑电路单元。
在本公开一实施方式中，上述公式中的mcell n和mcell p可以通过下述公式得到。定义所有逻辑电路单元对应的映射逻辑电路单元，该映射逻辑电路单元的晶体管结构与路径中的原逻辑电路单元的晶体管结构相同，该映射逻辑电路单元的N型晶体管的宽度与原逻辑电路单元的N型晶体管的宽度相同，该映射逻辑电路单元的P型晶体管与N型晶体管的宽度比为上述实施方式所提及的参考逻辑电路单元（即参考反相器）的P型晶体管与N型晶体管的宽度比β。通过改变映射逻辑电路单元的负载逻辑电路单元的晶体管的尺寸S2，获得不同的tdstep hl_cell，代入下述公式中的第一个式子，可以拟合得到逻辑努力线性系数mcell n；通过改变映射逻辑电路单元的负载逻辑电路单元的尺寸S2,获得不同的td step lh_cell ，代入下述公式中的第二个式子，可以拟合得到线性系数mcell p。
Figure DEST_PATH_IMAGE079
其中，在上述公式中，tdstep hl_cell和tdstep lh_cell为一种固定类型的逻辑电路单元cell的映射逻辑电路单元的下降阶跃延时和上升阶跃延时，tdstep hl0和tdstep lh0为上述实施方式中定义的参考反相器的下降阶跃延时和上升阶跃延时；Phl_cell 表示从高电平到低电平时，映射逻辑电路单元的本征延时和反相器的本征延时的比值，Plh_cell 表示从低电平到高电平时，映射逻辑电路单元的本征延时和反相器的本征延时的比值，S1表示映射逻辑电路单元的晶体管的尺寸，S2表示映射逻辑电路单元的负载逻辑电路单元的晶体管的尺寸。
对于同一功能类型的逻辑电路单元，cell的种类不变，mcell n和mcell p是定值。若电路的路径中的组合逻辑单元一共有x种，则需要仿真x组不同的mcell n和mcell p 。
在该实施方式中，可以基于第i级逻辑电路单元的晶体管的宽度、第i+1级逻辑电路单元的晶体管的宽度和逻辑努力线性系数，确定第i级逻辑电路单元的逻辑努力参数，进而得到第一相对尺寸和第二相对尺寸，从而仅需要少量必要的一些参数，就可以对处于不同延时下的目标电路进行优化，提高了电路优化效率，也节省了计算成本。
在本公开一实施方式中，获取第i级逻辑电路单元的分支努力参数的步骤，具体可包括以下步骤：
获取所述目标电路的路径上的逻辑努力参数，所述第i级逻辑电路单元的第j条分支上的逻辑努力参数，j≥1；
基于所述目标电路的路径上的逻辑努力参数、所述第i级逻辑电路单元的第j条分支上的逻辑努力参数、所述路径中所述第i级逻辑电路单元的相对尺寸和在所述第i级逻辑电路单元的所述第j条分支上的逻辑电路单元的相对尺寸，确定所述第i级逻辑电路单元的分支努力参数。
在本公开一实施方式中，获取所述第i级逻辑电路单元的路径上的逻辑努力参数可以参照上述实施例中对所述第i级逻辑电路单元的逻辑努力参数的相关描述，本公开实施例对此不再赘述。
在本公开一实施方式中， 通过下述公式，得到目标电路中每级逻辑电路单元的分支努力参数。其中，目标电路的路径的第i级逻辑电路单元的分支努力参数包括下降分支努力参数和上升分支努力参数，可记为bn i和bp i ，目标电路的路径的第i-1级逻辑电路单元的分支努力参数包括下降分支努力参数和上升分支努力参数，分别可记为bn i-1和bp i-1 ：
Figure DEST_PATH_IMAGE080
Figure DEST_PATH_IMAGE081
Figure DEST_PATH_IMAGE082
Figure DEST_PATH_IMAGE083
其中，上述公式中，
Figure DEST_PATH_IMAGE084
表示在目标电路的路径上的下降逻辑努力参数gn i的值，
Figure DEST_PATH_IMAGE085
表示在目标电路的第i级逻辑电路单元的第j条分支上的gn i的值，gp i_on表示在目标电 路的路径上的上升逻辑努力参数gp i的值，
Figure DEST_PATH_IMAGE086
可以表示在目标电路的第i级逻辑电路单 元的第j条分支上的gp i的值。
Figure DEST_PATH_IMAGE087
表示路径中第i级逻辑电路单元的相对尺寸（未调整之前 的相对尺寸），
Figure DEST_PATH_IMAGE088
表示在第i级逻辑电路单元的第j条分支上的逻辑电路单元的相对尺寸 （未调整之前的相对尺寸）。
对于
Figure 914042DEST_PATH_IMAGE024
、
Figure 847363DEST_PATH_IMAGE026
的计算可以参照上述实施方式中逻辑努力参数的解释说明，本公开实 施例对此不再赘述。
在该实施方式中，可以基于第i级逻辑电路单元的路径上的逻辑努力参数、第i级逻辑电路单元的分支上的逻辑努力参数、第i级逻辑电路单元的晶体管的相对尺寸和在第i级逻辑电路单元的第j条分支上的逻辑电路单元的相对尺寸，得到第i级逻辑电路单元的分支努力参数，进而得到第一相对尺寸和第二相对尺寸，从而仅需要一些必要的参数，就可以对处于不同延时下的目标电路进行优化，既提高了电路优化的效率，也节省了计算成本。
在本公开一实施方式中，目标宽度包括第一宽度和第二宽度；所述步骤102，即所述基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度的步骤，可以包括以下步骤：
基于所述第一相对尺寸和所述第二相对尺寸，得到第三相对尺寸。
基于所述第三相对尺寸和第一参数，得到所述第一宽度，并将所述第一宽度确定为所述第i级逻辑电路单元的N型晶体管的宽度。
其中，所述第一参数为参考反相器的N型晶体管的宽度。
基于所述第三相对尺寸、所述第一参数和第二参数，得到所述第二宽度，并将所述第二宽度确定为所述第i级逻辑电路单元的P型晶体管的宽度。
其中，所述第二参数为所述参考反相器的P型晶体管的宽度和N型晶体管的宽度的比值。
在本公开一实施方式中，可以计算第一相对尺寸和第二相对尺寸的加权几何平均值，得到第四相对尺寸，并对所述第四相对尺寸的数值取整，得到第三相对尺寸。
在本公开一实施方式中，所述目标电路的不同级逻辑电路单元的晶体管的目标宽度可能相同或不同，具体可以根据实际计算结果确定。
在本公开一实施方式中，可以通过下述公式，计算得到第三相对尺寸。其中，第一相对尺寸记为Si_m ,第二相对尺寸记为Si_v ,第三相对尺寸记为Si_s ：
Figure DEST_PATH_IMAGE089
在本公开一实施方式中，所述第三相对尺寸可以理解为是在所述目标电路的路径的统计延时最小的情况下，所述目标电路中每级逻辑电路单元的相对尺寸。
在本公开一实施方式中，可以通过下述公式，可以得到第一宽度。其中，第一参数记为Wref， 第一宽度记为Wni_s ：
Figure DEST_PATH_IMAGE090
在本公开一实施方式中，可以通过下述公式，可以得到第二宽度。其中，第一参数记为Wref，第二参数记为β， 第二宽度记为Wpi_s ：
Figure DEST_PATH_IMAGE091
在该公开实施方式中，先根据第一相对尺寸和第二相对尺寸得到第三相对尺寸，再根据该第三相对尺寸和第一参数，得到第一宽度，以及根据第三相对尺寸、第一参数和第二参数，得到第二宽度，从而可以按照第一宽度，对应调整目标电路中至少一级逻辑电路单元的N型晶体管的宽度，并按照第二宽度，对应目标电路中至少一级逻辑电路单元的P型晶体管的宽度，从而可以调整目标电路中所有逻辑电路单元的不同类型晶体管的宽度。如此，不仅在无需仿真的前提下，对电路进行了优化，使得降低了电路优化的成本，而且使得电路优化的空间更为完备。
下述为本公开装置实施例，可以用于执行本公开方法实施例。
图2示出根据本公开的实施例的晶体管宽度获取装置的结构框图。其中，该装置可以通过软件、硬件或者两者的结合实现成为电子设备的部分或者全部。如图2所示，晶体管宽度获取装置包括：
获取模块201，可以被配置为获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；
确定模块202，可以被配置为基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。
在本公开一实施方式中，获取模块201，可以被配置为：
获取所述第i级逻辑电路单元的第一尺寸比值和第二尺寸比值，所述第一尺寸比值表示在所述目标电路处于所述第一延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第一延时下所述第i级逻辑电路单元的相对尺寸的比值，所述第二尺寸比值表示在所述目标电路处于所述第二延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第二延时下所述第i级逻辑电路单元的相对尺寸的比值；
基于所述第i级逻辑电路单元的第一尺寸比值和目标尺寸，获取所述第i级逻辑电路单元的第一相对尺寸，所述目标尺寸为第一反相器的N型晶体管的宽度和第二反相器的N型晶体管的宽度的比值，所述第一反相器为所述目标电路中固定输入电容的等效反相器，所述第二反相器为参考反相器；
基于所述第i级逻辑电路单元的第二尺寸比值和所述目标尺寸，获取所述第i级逻辑电路单元的第二相对尺寸。
在本公开一实施方式中，所述获取模块，被配置为：获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，所述第一尺寸变量根据所述第i级逻辑电路单元的晶体管的工作参数和相关性系数确定，所述相关性系数用于表征所述第i级逻辑电路单元和所述第i-1级逻辑电路单元的延时的相关性；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，获取所述第i级逻辑电路单元的第一尺寸比值；
和/或，
所述获取模块，被配置为：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数，获取所述第二尺寸比值。
在本公开一实施方式中，所述获取模块，被配置为：
获取所述第i级逻辑电路单元的晶体管的宽度和所述第i+1级逻辑电路单元的晶体管的宽度；
基于所述第i级逻辑电路单元的晶体管的宽度、所述第i+1级逻辑电路单元的晶体管的宽度和逻辑努力线性系数，确定所述第i级逻辑电路单元的逻辑努力参数；
其中，逻辑努力线性系数与第i级逻辑电路单元的功能类型对应。
在本公开一实施方式中，所述获取模块，被配置为：
获取所述目标电路的路径上的逻辑努力参数，所述第i级逻辑电路单元的第j条分支上的逻辑努力参数，j≥1；
基于所述目标电路的路径上的逻辑努力参数、所述第i级逻辑电路单元的第j条分支上的逻辑努力参数、所述路径中所述第i级逻辑电路单元的相对尺寸和在所述第i级逻辑电路单元的所述第j条分支上的逻辑电路单元的相对尺寸，确定所述第i级逻辑电路单元的分支努力参数。
在本公开一实施方式中，目标宽度包括第一宽度和第二宽度；确定模块202，可以被配置为：
基于所述第一相对尺寸和所述第二相对尺寸，得到第三相对尺寸；
基于所述第三相对尺寸和第一参数，得到所述第一宽度，并将所述第一宽度确定为所述第i级逻辑电路单元的N型晶体管的宽度，所述第一参数为参考反相器的N型晶体管的宽度；
基于所述第三相对尺寸、所述第一参数和第二参数，得到所述第二宽度，并将所述第二宽度确定为所述第i级逻辑电路单元的P型晶体管的宽度，所述第二参数为所述参考反相器的P型晶体管的宽度和N型晶体管的宽度的比值。
本公开提供了一种晶体管宽度获取装置，可以获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；并基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。通过技术方案，在无需仿真的前提下，可以获取到多级逻辑电路单元中任一级逻辑电路单元的晶体管的目标宽度，从而可以按照目标宽度对晶体管的尺寸进行相应调整，使得调整后的电路相比调整前的电路在时序特性上表现更为良好且电路优化成本较低。
本公开还公开了一种电子设备，图3出根据本公开的实施例的电子设备的结构框图。
如图3所示，所述电子设备包括存储器和处理器，其中，存储器用于存储一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现根据本公开的实施例的方法。
图4示出适于用来实现根据本公开实施例的方法的计算机系统的结构示意图。
如图4所示，计算机系统包括处理单元，其可以根据存储在只读存储器（ROM）中的程序或者从存储部分加载到随机访问存储器（RAM）中的程序而执行上述实施例中的各种方法。在RAM中，还存储有计算机系统操作所需的各种程序和数据。处理单元、ROM以及RAM通过总线彼此相连。输入/输出（I/O）接口也连接至总线。
以下部件连接至I/O接口：包括键盘、鼠标等的输入部分；包括诸如阴极射线管（CRT）、液晶显示器（LCD）等以及扬声器等的输出部分；包括硬盘等的存储部分；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分。通信部分经由诸如因特网的网络执行通信过程。驱动器也根据需要连接至I/O接口。可拆卸介质，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器上，以便于从其上读出的计算机程序根据需要被安装入存储部分。其中，所述处理单元可实现为CPU、GPU、TPU、FPGA、NPU等处理单元。
特别地，根据本公开的实施例，上文描述的方法可以被实现为计算机软件程序。例如，本公开的实施例包括一种计算机程序产品，其包括有形地包含在机器可读介质上的计算机程序，所述计算机程序包含用于执行上述方法的程序代码。在这样的实施例中，该计算机程序可以通过通信部分从网络上被下载和安装，和/或从可拆卸介质被安装。
附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本公开实施例中所涉及到的单元或模块可以通过软件的方式实现，也可以通过可编程硬件的方式来实现。所描述的单元或模块也可以设置在处理器中，这些单元或模块的名称在某种情况下并不构成对该单元或模块本身的限定。
作为另一方面，本公开还提供了一种计算机可读存储介质，该计算机可读存储介质可以是上述实施例中电子设备或计算机系统中所包含的计算机可读存储介质；也可以是单独存在，未装配入设备中的计算机可读存储介质。计算机可读存储介质存储有一个或者一个以上程序，所述程序被一个或者一个以上的处理器用来执行描述于本公开的方法。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的（但不限于）具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (9)

1.一种晶体管宽度的确定方法，其特征在于，所述方法包括：
获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；
基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。
2.根据权利要求1所述的方法，其特征在于，所述获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，包括：
获取所述第i级逻辑电路单元的第一尺寸比值和第二尺寸比值，所述第一尺寸比值表示在所述目标电路处于所述第一延时下第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第一延时下所述第i级逻辑电路单元的相对尺寸的比值，所述第二尺寸比值表示在所述目标电路处于所述第二延时下所述第i+1级逻辑电路单元的相对尺寸与在所述目标电路处于所述第二延时下所述第i级逻辑电路单元的相对尺寸的比值；
基于所述第i级逻辑电路单元的第一尺寸比值和目标尺寸，获取所述第i级逻辑电路单元的第一相对尺寸，所述目标尺寸为第一反相器的N型晶体管的宽度和第二反相器的N型晶体管的宽度的比值，所述第一反相器为所述目标电路中固定输入电容的等效反相器，所述第二反相器为参考反相器；
基于所述第i级逻辑电路单元的第二尺寸比值和所述目标尺寸，获取所述第i级逻辑电路单元的第二相对尺寸。
3.根据权利要求2所述的方法，其特征在于，所述获取所述第i级逻辑电路单元的第一尺寸比值，包括：
获取所述第i级逻辑电路单元的逻辑努力参数和第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，所述第一尺寸变量根据所述第i级逻辑电路单元的晶体管的工作参数和相关性系数确定，所述相关性系数用于表征所述第i级逻辑电路单元和所述第i-1级逻辑电路单元的延时的相关性；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、第一尺寸变量，获取所述第i级逻辑电路单元的第一尺寸比值；
和/或，
获取所述第i级逻辑电路单元的第二相对尺寸比值，包括：
获取所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数；
根据所述第i级逻辑电路单元的逻辑努力参数和所述第i-1级逻辑电路单元的逻辑努力参数、所述第i级逻辑电路单元的分支努力参数和所述第i-1级逻辑电路单元的分支努力参数、所述第i级逻辑电路单元的晶体管的工艺参数，获取所述第二尺寸比值。
4.根据权利要求3所述的方法，其特征在于，获取所述第i级逻辑电路单元的逻辑努力参数，包括：
获取所述第i级逻辑电路单元的晶体管的宽度和所述第i+1级逻辑电路单元的晶体管的宽度；
基于所述第i级逻辑电路单元的晶体管的宽度、所述第i+1级逻辑电路单元的晶体管的宽度和逻辑努力线性系数，确定所述第i级逻辑电路单元的逻辑努力参数；
其中，所述逻辑努力线性系数与第i级逻辑电路单元的功能类型对应。
5.根据权利要求3所述的方法，其特征在于，获取第i级逻辑电路单元的分支努力参数，包括：
获取所述目标电路的路径上的逻辑努力参数，所述第i级逻辑电路单元的第j条分支上的逻辑努力参数，j≥1；
基于所述目标电路的路径上的逻辑努力参数、所述第i级逻辑电路单元的第j条分支上的逻辑努力参数、所述路径中所述第i级逻辑电路单元的相对尺寸和在所述第i级逻辑电路单元的所述第j条分支上的逻辑电路单元的相对尺寸，确定所述第i级逻辑电路单元的分支努力参数。
6.根据权利要求1所述的方法，其特征在于，所述目标宽度包括第一宽度和第二宽度；
所述基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度，包括：
基于所述第一相对尺寸和所述第二相对尺寸，得到第三相对尺寸；
基于所述第三相对尺寸和第一参数，得到所述第一宽度，并将所述第一宽度确定为所述第i级逻辑电路单元的N型晶体管的宽度，所述第一参数为参考反相器的N型晶体管的宽度；
基于所述第三相对尺寸、所述第一参数和第二参数，得到所述第二宽度，并将所述第二宽度确定为所述第i级逻辑电路单元的P型晶体管的宽度，所述第二参数为所述参考反相器的P型晶体管的宽度和N型晶体管的宽度的比值。
7.一种晶体管宽度的确定装置，其特征在于，所述晶体管宽度的确定装置包括：
获取模块，被配置为获取由多级逻辑电路单元组成的目标电路中第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，所述第一相对尺寸用于表征对应级逻辑电路单元在第一延时下晶体管的相对尺寸，第二相对尺寸用于表征对应级逻辑电路单元在第二延时下晶体管的相对尺寸，所述第一延时为在工艺温度电压偏差的权重小于或等于第一预设阈值时所述目标电路的路径的最小延时，所述第二延时为在工艺温度电压偏差的权重大于或等于第二预设阈值时所述目标电路的路径的延时的最小方差；
确定模块，被配置为基于所述第i级逻辑电路单元的第一相对尺寸和第二相对尺寸，确定所述第i级逻辑电路单元的晶体管的目标宽度。
8.一种电子设备，其特征在于，包括存储器和处理器；其中，所述存储器用于存储一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现权利要求1至6中任一项所述的方法步骤。
9.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，该计算机指令被处理器执行时实现权利要求1至6中任一项所述的方法步骤。
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