CN107452705A - 叠层式封装体结构 - Google Patents
叠层式封装体结构 Download PDFInfo
- Publication number
- CN107452705A CN107452705A CN201610957124.8A CN201610957124A CN107452705A CN 107452705 A CN107452705 A CN 107452705A CN 201610957124 A CN201610957124 A CN 201610957124A CN 107452705 A CN107452705 A CN 107452705A
- Authority
- CN
- China
- Prior art keywords
- packaging body
- package body
- lower package
- epoxy
- certain embodiments
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
一种叠层式封装体结构包括第一封装体与第二封装体。所述第二封装体通过一个连接件或更多个连接件耦接至所述第一封装体。环氧助焊剂残留物环绕连接件且与连接件连接。一种叠层式封装体结构的形成方法包括提供具有第一连接垫的第一封装体,并提供具有相对应的第二连接垫的第二封装体。将焊膏印在各第一连接垫上。环氧助焊剂印在各焊膏上。将第一连接垫对齐第二连接垫并将所述第一封装体与所述第二封装体压合在一起。回焊所述焊膏,以将第一连接垫连接至第二连接垫,并将环氧助焊剂残留物留在各连接件的周围。
Description
技术领域
本发明实施例涉及一种叠层式封装体结构。
背景技术
自从集成电路(integrated circuit,IC)发明以来,由于各种电子构件(例如是晶体管、二极管、电阻器、电容器等)的集成密度持续改进,半导体产业已经历了快速成长。在大多数情况下,这种集成密度的改进来自最小特征尺寸(minimum feature size)的一再减少,以允许更多的构件可以集成在一定的面积中。
这些集成度的改进本质上是二维(two-dimensional,2D)的,而由集成构件所占有的体积基本上是位于半导体芯片的表面上。尽管在光刻上显注的进步使得2D IC的形成有相当大幅度的改善,然而在二维中仍有其密度上的物理极限。所述极限之一是制造所述构件所需的最小尺寸。另外,当更多组件被放置在单一芯片或单一晶粒中,则需要更复杂的设计。
在试图进一步提升电路密度时,已研究出三维集成电路(three-dimensionalintegrated circuits,3DICs)。在典型的3DIC的形成过程中,可将两个芯片接合在一起,并在各芯片与基板上的接触垫之间形成电性连接。举例来说,两个芯片的接合可通过一芯片附着在另一芯片的顶部上而实现。此叠层芯片可随后被接合在载板上,并通过导线(wirebonds)将各芯片上的接触垫(contact pads)电性耦接至载板上的接触垫。然而,载板需大于所述芯片以便进行导线接合。近来试图聚焦在倒装内连线(flip-chipinterconnections)以及导电球/凸块的使用,以形成芯片与下部基板之间的连线,藉此在相对小的封装体中达到高布线密度(high-wiring density)。传统的芯片叠层使用焊点,其包括焊料(solder)、助焊剂(flux)以及底胶(underfill)。所有这些工艺衍生间距(pitch)、焊点高度(joint height)以及助焊剂残留物(flux residue)的问题与限制。
发明内容
本发明实施例提供一种叠层式封装体结构包括第一封装体、第二封装体以及环氧系树脂。第二封装体通过一个连接件或更多个连接件耦接至所述第一封装体。环氧系树脂环绕所述一个连接件或所述更多个连接件,且所述环氧系树脂与所述一个连接件或所述更多个连接件接触。
附图说明
图1至图6为依照一些实施例的一种叠层式封装体结构的构件在接合上封装体与下封装体的各种阶段的剖面示意图;
图7A至图8B为依照一些实施例的一种叠层式封装体结构的构件的平面图;
图9为依照一些实施例的一种晶圆上的叠层式封装体结构及其单体化的剖面示意图。
具体实施方式
以下揭示内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及位的具体实例是为了以简化的方式传达本发明为目的。当然,这些仅仅为实例而非用以限制。举例来说,于以下描述中,在第二特征上方或在第二特征上形成第一特征可包括第一特征与第二特征形成为直接接触的实施例,且也可包括第一特征与第二特征之间可形成额外特征使得第一特征与第二特征可不直接接触的实施例。此外,本发明在各种实例中可使用相同的组件标号和/或字母来指代相同或类似的部件。组件标号的重复使用是为了简单及清楚起见,且并不表示所欲讨论的各个实施例和/或位本身之间的关系。
另外,为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系,本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外,所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向),而本文所用的空间相对术语相应地作出解释。
本发明实施例包括叠层式封装体(Package-on-Package,PoP)结构。所述叠层式封装体结构包括上封装体以及下封装体。一般而言,上封装体比下封装体具有较少的输入/输出需求,而输入/输出信号通常透过下封装体来布线。上封装体可例如是集成被动组件(integrated passive device,IPD)、随机存取内存(random access memory,RAM)(例如,动态随机存取内存(dynamic random access memory,DRAM))、含叠层的半导体晶粒的扇出型结构、晶圆级封装体(wafer level package,WLP)以及中介片(interposer)等。下封装体可例如是集成扇出型(integrated fan-out,InFO)晶圆级封装体等。上封装体与下封装体皆可具有重分布层(redistribution layers,RDLs)或通孔(through vias)以提供各封装体中的内部连线以及布线。上封装体的底部连接件(例如接垫)可耦接至下封装体的顶部上的顶部连接件,每一个相对应的连接可进一步地耦接至下封装体的底部上的连接件。在此方式中,上封装体的连接件可被带至下封装体的底部。下封装体的顶部上的接垫可透过通孔或RDL耦接至下封装体的底部上的连接件。
图1至图6为一种PoP结构的构件在接合上封装体与下封装体的各种阶段的剖面示意图。此剖面示意图可以是封装体的部分示意图(也可以是封装体的裁切图)。此剖面示意图也可被视为本发明实施例的示范例。其他实施例可包括额外的连接件,其可以是各种尺寸与形状。虽然上封装体与下封装体被示出为实质上具有相同的整体宽度,但应可理解其中之一的整体宽度可大于另一个的整体宽度。在其中一个封装体宽于其他的封装体的实施例中,所述封装体的“边缘(edge)”可视为所述重叠部分的最外缘。上封装体或下封装体延伸超过所述重叠部分的任何部分可具有其他构件或封装体,其并未在本文中具体讨论。
上封装体包括封装基板与所述封装基板上的构件。此构件可例如包括介电质、金属层、导线、封胶(moldings)等。下封装体包括封装基板与所述封装基板上的构件。同所述上封装体,此构件可例如包括介电质、金属层、导线、封胶等。在一些实施例中,上封装体可以是与另一个第二上封装体附着的中介片(interposer)。在一些实施例中,所述附着可先将第二上封装体附着至所述中介片,接着将结合的封装体耦接至下封装体。在其他实施例中,所述附着可先将所述中介片附着于所述下封装体,接着将第二上封装体耦接至所述中介片。
下晶圆(未示出)可包括一个下封装体或更多个下封装体。所述下晶圆可以是载体或下封装体的基板。在一些实施例中,上封装体可以是从上晶圆被单体化并配置在下封装体上,使得上封装体的底面上的连接件对应于下封装体的顶面的连接件。在一些实施例中,在单体化之前,上封装体可与下封装体结合,以形成PoP结构,于下将更详细地讨论。接着,所述PoP结构可一起被单体化。
图1为依照一些实施例的一种PoP结构的构件的剖面示意图。所述PoP结构包括上封装体40以及下封装体60。在一些实施例中,额外的封装体也可垂直地叠层在例如上封装体40的顶部上,也或是水平地配置在例如下封装体60的顶部上并配置在上封装体40旁。上封装体40可例如是IPD、RAM、DRAM、含叠层的半导体晶粒的扇出型结构、WLP等。下封装体60可例如是InFO或其他封装体。上封装体40包括底部连接件41。下封装体60包括一个球底金属(under bump metal,UBM)层61或更多个UBM 61,其与一个底部连接件41或更多个底部连接件41对齐。各UBM 61可耦接至一个内金属层62或更多个内金属层62,例如是构成RDL或连接至通孔的层。下封装体60更包括底部连接件68,其示出为焊料凸块,但其包括任何合适的连接件,例如针脚、导线(wires)等。在一些实施例中,下封装体60的UBM 61可以是被下封装体60的最顶层暴露出来的接垫或其他形式的电极。
图2示出为将上封装体40与下封装体60接合在一起以形成PoP结构的步骤。可使用模板80将焊膏印刷(print)在UBM 61上。焊膏可被挤压进入模板80中的孔洞,在模板80移除后,留下UBM 61上的焊料63。UBM 61上的焊料63可形成焊点,以与上封装体40上的底部连接件41对应。模板80的位置可根据提供适量焊膏的需求来进行调整。举例来说,模板80可配置在下封装体60的顶面处并与UBM 61接触。在一些实施例中,当形成所述焊膏时,所述焊膏可被回焊以形成焊料凸块。在其他实施例中,焊膏仍可保持到下个步骤。在一些实施例中,可使用其他构件,而并非一定需要使用模板才能将焊膏沉积在UBM 61上。
图3A至图5D示出为根据各种实施例的一种PoP结构的构件的各种配置。标示为A、B、C以及D的子附图与各个相对应的附图一致,所述相对应的附图示出为所述PoP结构的不同选项。
图3A示出为焊料63的顶部上的助焊环氧树脂(flux epoxy resin)64的一种示例。助焊环氧树脂64为一种环氧系树脂助焊剂。在图3A中,模板81A经配置以与模板80实质上相同,其具有孔洞以提供环氧助焊剂到各个焊料63处。焊料63可以是经回焊的焊球或焊膏。在一些实施例中,可使用其他构件,而并非一定需要使用模板才能将助焊环氧树脂沉积在焊料63上。
图3B示出为焊料63的顶部上的助焊环氧树脂64的一种示例。模板81B具有额外的孔洞(aperture),其位在模板81A中两个相邻UBM之间,以在两个相邻UBM之间提供环氧助焊剂的沉积,用以做为中心支撑部分65。中心支撑部分65有助于减少下封装体的基板以及最终PoP结构的翘曲(warpage),所述最终PoP结构是指在将所述上封装体接合至下封装体之后的结构。在一些实施例中,在将助焊环氧树脂64形成在各个焊料63上之前,可先形成并固化中心支撑部分65。在一些实施例中,在将焊膏63形成在各个UBM 61上之前,可先形成并固化中心支撑部分65。在形成焊膏之后再固化中心支撑部分65的一些实施例中,所述焊膏可在中心支撑部分65的固化期间回焊为焊球。所述中心支撑部分65可以是连续的,或是可包括多个较小的环氧助焊剂。在一些实施例中,所述中心支撑部分65可以是以其他材料来形成,例如模制化合物(molding compound)、介电质或聚合物。
图3C示出为焊料63的顶部上的助焊环氧树脂64的一种应用。模板81C具有孔洞,其位于边缘UBM与PoP结构的边缘之间,以在下封装体60的外侧边缘与靠近外侧边缘的UBM 61之间的下封装体60的周边处提供环氧助焊剂66(以下称为周边部分66)的沉积。在一些实施例中,UBM 61不需要靠近周边部分66。在一些实施例中,所述周边部分66可沿着下封装体60或上封装体40的边缘来配置,或是自下封装体60或上封装体40的边缘微幅内缩来配置,使得下封装体60或上封装体40的边缘在上视图中超出周边部分66。在一些实施例中,一个UBM61或更多个UBM 61可配置在周边部分66的内侧,而且一个UBM 61或更多个UBM 61可配置在周边部分66的外侧。所述周边部分66可消除或减少可能进入上封装体40与下封装体60之间的空间的污染物的量。在一些实施例中,所述周边部分66可以是其他材料,例如模制化合物、介电质或聚合物。
图3D结合了图3B与图3C,其包括中心支撑部分65与周边部分66。中心支撑部分65与周边部分66已分别在上述图3B与图3C讨论。
图4A示出将图3A的配置中的上封装体40定位并压合至下封装体60。上封装体40可以对齐下封装体60的相对应的连接件(例如是UBM 61)。上封装体40可压合至下封装体60。图4B示出将图3B的配置中的上封装体40定位并压合至下封装体60。图4C示出将图3C的配置中的上封装体40定位并压合至下封装体60。图4D示出了将图3D的配置中的上封装体40定位并压合至下封装体60。所述压合可通过取、放(pick and place)或其他合适方式来完成。当所述封装体压合在一起,焊料63可被回焊,以将上封装体40与下封装体60耦接在一个连接点或更多个连接点处,并将上封装体40上的底部连接件41耦接至下封装体60上的UBM 61。在上封装体40与下封装体60之间可形成空隙20,所述空隙20为所述两个封装体之间的未填满空间。空隙20中不具有底胶材料。
图5A示出了焊料回焊之后的PoP结构中的上封装体40与下封装体60。焊料回焊后,所述树脂系环氧助焊剂留下了残留物。所述环氧助焊剂残留物641配置在经回焊的焊料631的底部(base)的周围。环氧助焊剂残留物641可实质上环绕焊料631的底部。环氧助焊剂残留物641也可覆盖外露于焊料631的部分UBM 61。环氧助焊剂残留物641可提供焊料631与UBM 61的接点的支撑。环氧助焊剂残留物641为环氧系树脂。
图5B示出如图4B中所配置者在回焊之后的PoP结构,其包括由环氧助焊剂残留物所构成的中心支撑部分651。图5B也包括位于各焊料631的底部与周围的环氧助焊剂残留物641。在一些实施例中,所述中心支撑部分651可具有最顶表面,其与上封装体40的底面接触。在一些实施例中,所述中心支撑部分651可具有顶表面,其在回焊后实质上为平坦表面。在一些实施例中,所述中心支撑部分651可具有弯曲的顶表面,使得所述中心支撑部分651在剖面图的中心点的厚度最厚,并往所述中心支撑部分651的边缘逐渐缩减。之后将结合图7A与图7B仔细讨论所述中心支撑部分651。在一些实施例中,中心支撑部分651在回焊之后可以是部分固化,且需要额外的固化步骤。
图5C示出如图4C中所配置者在回焊之后的PoP结构,其包括由环氧助焊剂残留物所构成的周边部分661。图5C也包括在各焊料631的底部与周围的环氧助焊剂残留物641。在一些实施例中,周边部分661的顶部可接触上封装体40的底面。在一些实施例中,周边部分661可提供一连续屏障,以将污染物阻绝在封装结构的上封装体40与下封装体60之间的空隙20之外。在一些实施例中,至少一些所述周边部分661可具有不与上封装体40的底面接触的顶面。在一些实施例中,所述周边部分661在上视图中可具有缺口(breaks),使得所述周边部分661不连续地环绕所述PoP结构。举例来说,图5A或图5B可分别被视为图5C或图5D的结构的剖面示意图,其中图5A或图5B为周边部分661中具有缺口的剖面。所述相同结构在不同切线的另一个剖面可示出为周边部分661的左侧或右侧之一,而周边部分661的左侧或右侧之其他部分则未示出。以下将结合图8A与图8B详细讨论所述周边部分661。在一些实施例中,所述周边部分661在回焊之后可以是部分固化且需要额外的固化步骤。
在图5A至图5D中,空隙20中仍不具有底胶材料(underfill material)。在将所述环氧树脂使用于中心支撑部分651或周边部分661的实施例中,所述环氧树脂可被视为一种底胶,空隙20仍保留下来如图5A至图5D所示者。
图6示出了上封装体40与下封装体60之间的一个连接或更多个连接的放大图。在回焊后,焊料631将桥接底部连接件41与UBM 61。环氧助焊剂残留物641将形成在所述焊料631的底部的周围。依据在图3A至图3D中所示例的环氧助焊剂64的印刷方式,环氧助焊剂残留物641在一定点处的高度h1可具有变化。在上视图中,第一宽度w1(即从UBM 61横向测量至环氧助焊剂残留物641的边缘)也可沿着环氧助焊剂残留物641的外侧边缘变化。在一些实施例中,所述环氧助焊剂残留物641在上视图中实质上为圆形。所述环氧助焊剂残留物641的角度θ1可介于30度至60度之间。在一些实施例中,角度θ1可大于60度或是小于30度。所述角度θ1取决于所述环氧助焊剂的黏度与回焊程序的细节。所述焊料631没有覆盖UBM 61的外侧边缘,一部分的环氧助焊剂残留物642仍与UBM 61以及焊料631之间的接点处的UBM 61与焊料631接触,且沿着所述焊料631的外侧表面的形状可达到高度h1。
在实施例中,周边部分661可具有高度h2与宽度w2。高度h2可与上封装体40与下封装体60之间的空隙20的高度相同,使得所述周边部分661的上表面与所述上封装体40的下表面接触。在一些实施例中,高度h2可小于空隙20的高度,使得周边部分661的顶部与上封装体40的底面之间留下间隙。在一些实施例中,周边部分661的顶部的宽度可窄于周边部分661的底部的宽度w2。换言之,尽管图6中所示出的周边部分661为矩形,但在剖面图中所述周边部分661也可以是梯形,其顶部窄于底部。当使用所述环氧助焊剂并回焊所述焊料,所述环氧助焊剂会掉落(slump)。掉落的量可取决于所述环氧助焊剂的黏度以及其他因素,例如回焊的程序。宽度w2可选择为可使得周边部分661的环氧助焊剂不会陷落太多而造成所述环氧助焊剂的顶部与所述上封装体的底面之间的间隙。
应注意的是,各个图5A至图5D以及图6中,经耦接的上封装体40与下封装体60之间并不需要底胶来填入空隙20。
图7A是示出在一些实施例中的一种叠层式封装体结构的剖面的平面图。图7A可以是沿着图5B的A-A’切线的剖面,其从下封装体的表面上方,穿过突出于所述下封装体的表面上方的所述UBM 61。中心支撑部分651可以是横跨PoP结构的中心部分的环氧助焊剂的连续应用例。在一些实施例中,中心支撑部分651可以在所述UBM 61上的焊膏与环氧助焊剂形成之前,形成并固化。在其他实施例中,所述中心支撑部分651可随着所述环氧助焊剂一起形成。虽然图7A中所示出的中心支撑部分651为矩形,其在上视图中也可印成任意形状。在一些实施例中,其可印成多个矩形或其他形状。在一些实施例中,也可不具有中心支撑部分651,例如在与图5A一致的实施例中。
图7B是示出在一些实施例中的一种叠层式封装体结构的剖面的平面图。图7B可以是沿着图5B的A-A’切线的剖面,其从下封装体的表面上方,穿过突出于所述下封装体的所述UBM 61。中心支撑部分651可以是圆形的环氧膏凸块(epoxy paste bumps)的网格(grid)。虽然图7B中所示出的中心支撑部分651的尺寸与间距实质上是均一的,但构成所述中心支撑部分651的所述环氧膏凸块的数量、尺寸以及间距是可以改变的。所述数量、尺寸以及间距可变动,以使得所述环氧膏凸块的尺寸或位置并非均一。在一些实施例中,在上视图中,中心支撑部分651可制成任意形状或一系列的形状。举例来说,中心支撑部分651可制成一系列较小的矩形。中心支撑部分651可提供下封装体以和/或上封装体的稳定性,以减少翘曲。
图8A是示出在一些实施例中的一种叠层式封装体结构的剖面的平面图。图8A可以是沿着图5D的A-A’切线的剖面,其从下封装体的表面上方,穿过突出于所述下封装体的所述UBM 61。中心支撑部分651可以是横跨PoP结构的中心部分的环氧助焊剂的连续应用,如以上结合图7A所述者。周边部分661可靠近下封装体与上封装体的边缘,其下封装体与上封装体重叠。在一些实施例中,周边部分661可以是连续的环状结构。在一些实施例中,周边部分661可以是不连续的环状结构(dashed annular ring)。所述不连续是指所述环氧助焊剂断开,或所述环氧助焊剂未与所述上封装体的底部接触的部分。在一些实施例中,周边部分661可以是另一种形状或是位于其他地方,使得一些连接件(例如UBM 61)配置在所述周边部分661的外侧。在一些实施例中,周边部分661在一些部分中是连续的,且在其他部分中是不连续的。在一些实施例中,周边部分661可以位在所述封装结构的一侧或更多侧上。虽然周边部分661呈现出圆角,在一些实施例中,周边部分661也可具有实质上方角或是不同半径的圆角。在一些实施例中,也可不具有中心支撑部分651,以与图5C的实施例一致。
图8B是示出在一些实施例中的一种叠层式封装体结构的剖面的平面图。图8B可以是沿着图5D的A-A’切线的剖面,其从下封装体的表面上方,穿过突出于所述下封装体的所述UBM 61。中心支撑部分651可以是圆形的环氧膏凸块的网格,如以上结合图7B所述者。周边部分661可靠近下封装体与上封装体的边缘,其下封装体与上封装体重叠。如以上以图8A所述者,周边部分661可以替换成是各种配置,其包括以上结合图8A所述的配置。
图9为依照一些实施例的一种叠层式封装体结构。图9示出了下封装体,其可包括形成在晶圆中的多个下封装体。如上述,上封装体可与下封装体耦接。接着,通过切割工具90将PoP结构单体化。在进行单体化之前,可接合额外的封装体,如上述者。图9也示出了切割工具90的右侧,在一些实施例中,多个上封装体以并排(side-by-side)方式耦接至PoP结构中的下封装体。举例来说,在一些实施例中,两个并排的上结构或更多个并排的上结构可接合至一个下结构。
本实施例的优点包括:PoP结构中的两个封装体之间的区域不需要底胶材料。在底胶的应用上,在两个封装体之间的底胶会发生潜变(creep);底胶也具有空气空隙。由于不需要底胶,因此可避免底胶的潜在问题。通过保留所述环氧助焊剂残留物,可省略助焊剂清洁步骤。一些实施例的其他优点包括中心支撑部分651的材料可以是环氧助焊剂,其有助于减少翘曲,藉此达到PoP焊点良率(joint yield)以及热循环效能。一些实施例的其他优点包括周边部分661的材料可以是环氧助焊剂,其可做为完整或部分的屏障,以阻绝潜在污染物。一些实施例的其他优点则是可灵活地运用焊料与环氧助焊剂材料。
在一些实施例中,一种结构包括第一封装体与第二封装体。所述第二封装体通过一个连接件或更多个连接件耦接至所述第一封装体。环氧助焊剂残留物环绕连接件且与连接件连接。
在一些实施例中,一种结构包括第一封装体与第二封装体。所述第二封装体通过一个焊料连接件或更多个焊料连接件耦接至所述第一封装体。环氧助焊剂残留物接触所述焊料连接件的一侧与所述第一封装体的最顶表面。所述第一封装体与第二封装体之间的空隙不具有底胶材料。
在一些实施例中,一种方法包括提供具有第一连接垫的第一封装体并提供具有相对应的第二连接垫的第二封装体。焊膏印在各第一连接垫上。环氧助焊剂印在所述焊膏上。将第一连接垫与第二连接垫对齐,并将所述封装体压合。回焊所述焊膏,以将第一连接垫连接至第二连接垫,且将环氧助焊剂残留物留在各连接件的周围。
在一些实施例中,所述叠层式封装体结构更包括中心支撑部分,配置在所述第一封装体的顶面上的两个连接件之间。所述中心支撑部分包括环氧系树脂。所述叠层式封装体结构更包括周边部分配置在所述第一封装体与所述第二封装体的重叠体的周边,且周边部分配置在所述第一封装体与所述第二封装体之间。所述周边部分包括环氧系树脂。所述第一封装体为集成扇出型晶圆级封装体。所述环氧系树脂包括环氧助焊剂残留物。
在一些实施例中,所述叠层式封装体组件更包括中心支撑材料配置在所述第一封装体的顶面上的两个焊料连接件之间。所述叠层式封装体组件更包括周边材料配置在所述第一封装体上以及所述第二封装体的周边处。所述第一封装体包括球底金属层,其配置在各个所述一个焊料连接件或更多个焊料连接件的下方。所述第一封装体更包括:连接件配置在所述第一封装体的底面上;以及通孔将至少一个球底金属层耦接至所述第一封装体的所述底面上的所述连接件。所述周边材料完全环绕所述第一封装体与所述第二封装体的重叠体的所述周边。
在一些实施例中,所述叠层式封装体结构的形成方法更包括在所述第一封装体的至少两个所述第一连接垫之间印刷中心支撑环氧助焊剂;以及固化所述中心支撑环氧助焊剂。所述叠层式封装体结构的形成方法更包括在至少一个所述第一连接垫与横向范围(lateral extent)之间印刷周边环氧助焊剂,所述横向范围由所述第二封装体的边缘所定义;以及固化所述周边环氧助焊剂。所述中心支撑环氧助焊剂包括彼此相邻沉积的多个不连接的环氧助焊剂沉积物。
以上概述了数个实施例的特征,使本领域具有通常知识者可更佳了解本发明的态样。本领域具有通常知识者应理解,其可轻易地使用本发明作为设计或修改其他工艺与结构的依据,以实行本文所介绍的实施例的相同目的和/或达到相同优点。本领域具有通常知识者还应理解,这种等效的配置并不悖离本发明的精神与范畴,且本领域具有通常知识者在不悖离本发明的精神与范畴的情况下可对本文做出各种改变、置换以及变更。
Claims (1)
1.一种叠层式封装体结构,其特征在于,包括:
第一封装体;
第二封装体,通过一个连接件或更多个连接件耦接至所述第一封装体:以及
环氧系树脂,环绕所述一个连接件或所述更多个连接件,且所述环氧系树脂与所述一个连接件或所述更多个连接件接触。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662343607P | 2016-05-31 | 2016-05-31 | |
US62/343,607 | 2016-05-31 | ||
US15/228,922 US9881903B2 (en) | 2016-05-31 | 2016-08-04 | Package-on-package structure with epoxy flux residue |
US15/228,922 | 2016-08-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107452705A true CN107452705A (zh) | 2017-12-08 |
Family
ID=60418239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610957124.8A Pending CN107452705A (zh) | 2016-05-31 | 2016-11-03 | 叠层式封装体结构 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9881903B2 (zh) |
CN (1) | CN107452705A (zh) |
TW (1) | TW201743425A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109979923A (zh) * | 2017-12-22 | 2019-07-05 | 三星电子株式会社 | 扇出型半导体封装件 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10797016B2 (en) * | 2016-11-09 | 2020-10-06 | Imec Vzw | Method for bonding semiconductor chips to a landing wafer |
US10643863B2 (en) * | 2017-08-24 | 2020-05-05 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and method of manufacturing the same |
TWI678784B (zh) * | 2018-03-01 | 2019-12-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
US10510591B1 (en) * | 2018-06-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package-on-package structure and method of manufacturing package |
US20200273823A1 (en) * | 2019-02-27 | 2020-08-27 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
US10886147B1 (en) * | 2019-09-16 | 2021-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method for forming the same |
WO2023122354A1 (en) * | 2021-12-24 | 2023-06-29 | Aculon, Inc., | Integrated circuit assemblies having low surface energy epoxy barriers and method for epoxy resin containment on a substrate |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7564115B2 (en) | 2007-05-16 | 2009-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tapered through-silicon via structure |
US7973413B2 (en) | 2007-08-24 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate via for semiconductor device |
US8227902B2 (en) | 2007-11-26 | 2012-07-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structures for preventing cross-talk between through-silicon vias and integrated circuits |
US7843064B2 (en) | 2007-12-21 | 2010-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and process for the formation of TSVs |
US8278152B2 (en) | 2008-09-08 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding process for CMOS image sensor |
US7825024B2 (en) | 2008-11-25 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming through-silicon vias |
US8158456B2 (en) | 2008-12-05 | 2012-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming stacked dies |
US8451620B2 (en) * | 2009-11-30 | 2013-05-28 | Micron Technology, Inc. | Package including an underfill material in a portion of an area between the package and a substrate or another package |
US8183579B2 (en) | 2010-03-02 | 2012-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | LED flip-chip package structure with dummy bumps |
US8183578B2 (en) | 2010-03-02 | 2012-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double flip-chip LED package components |
US8426961B2 (en) | 2010-06-25 | 2013-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded 3D interposer structure |
US8581418B2 (en) | 2010-07-21 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-die stacking using bumps with different sizes |
US8105875B1 (en) | 2010-10-14 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach for bonding dies onto interposers |
US8803316B2 (en) | 2011-12-06 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | TSV structures and methods for forming the same |
US9263412B2 (en) * | 2012-03-09 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and packaged semiconductor devices |
KR101867955B1 (ko) * | 2012-04-13 | 2018-06-15 | 삼성전자주식회사 | 패키지 온 패키지 장치 및 이의 제조 방법 |
US8803292B2 (en) | 2012-04-27 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate vias and methods for forming the same |
US9443783B2 (en) | 2012-06-27 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC stacking device and method of manufacture |
US9299649B2 (en) | 2013-02-08 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D packages and methods for forming the same |
US8802504B1 (en) | 2013-03-14 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D packages and methods for forming the same |
US8993380B2 (en) | 2013-03-08 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for 3D IC package |
-
2016
- 2016-08-04 US US15/228,922 patent/US9881903B2/en active Active
- 2016-11-03 TW TW105135654A patent/TW201743425A/zh unknown
- 2016-11-03 CN CN201610957124.8A patent/CN107452705A/zh active Pending
-
2018
- 2018-01-29 US US15/882,593 patent/US10297579B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109979923A (zh) * | 2017-12-22 | 2019-07-05 | 三星电子株式会社 | 扇出型半导体封装件 |
CN109979923B (zh) * | 2017-12-22 | 2023-10-31 | 三星电子株式会社 | 扇出型半导体封装件 |
Also Published As
Publication number | Publication date |
---|---|
US20180166421A1 (en) | 2018-06-14 |
US10297579B2 (en) | 2019-05-21 |
US20170345794A1 (en) | 2017-11-30 |
TW201743425A (zh) | 2017-12-16 |
US9881903B2 (en) | 2018-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107452705A (zh) | 叠层式封装体结构 | |
US10854577B2 (en) | 3D die stacking structure with fine pitches | |
US10541213B2 (en) | Backside redistribution layer (RDL) structure | |
CN108074828A (zh) | 封装结构及其形成方法 | |
US9412678B2 (en) | Structure and method for 3D IC package | |
US10199320B2 (en) | Method of fabricating electronic package | |
TWI497620B (zh) | 矽貫通孔晶粒及封裝 | |
CN106558573A (zh) | 半导体封装结构及形成该半导体封装结构的方法 | |
US20140295620A1 (en) | Method of manufacturing semiconductor device having plural semiconductor chips stacked one another | |
US11515229B2 (en) | Semiconductor package and manufacturing method thereof | |
US20120049354A1 (en) | Semiconductor device and method of forming the same | |
US20120286411A1 (en) | Semiconductor device and manufacturing method thereof, and semiconductor module using the same | |
US11756844B2 (en) | Semiconductor device with a protection mechanism and associated systems, devices, and methods | |
CN106469712A (zh) | 电子封装结构及其制法 | |
TWI710068B (zh) | 具有分層保護機制的半導體裝置及相關系統、裝置及方法 | |
JP2015177007A (ja) | 半導体装置の製造方法及び半導体装置 | |
WO2021062742A1 (zh) | 一种芯片堆叠封装及终端设备 | |
US20130256915A1 (en) | Packaging substrate, semiconductor package and fabrication method thereof | |
TWI424552B (zh) | 三維立體堆疊晶片封裝結構 | |
US9312243B2 (en) | Semiconductor packages | |
KR101607989B1 (ko) | 패키지 온 패키지 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171208 |
|
WD01 | Invention patent application deemed withdrawn after publication |