CN107430413A - 时钟生成器和处理器系统 - Google Patents

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Abstract

时钟生成器输出处理器时钟，所述处理器时钟充当用在内容保护系统中的处理器的操作参考。时钟生成器包括直接数字综合部和随机数生成器。直接数字综合器包括相位累加器并且输出处理器时钟。相位累加器与参考时钟同步地累加设定值。随机数生成器生成随机数。设定值基于随机数而改变。

Description

时钟生成器和处理器系统
技术领域
本发明涉及时钟生成器。
背景技术
高带宽数字内容保护（HDCP）已知为用于保护媒体内容的内容保护协议。
现有技术文档
非专利文档
非专利文档1：“HDCP Deciphered”，White Paper，Digital Content Protection LLC，July 2008
非专利文档2：“High-bandwidth Digital Content Protection System MappingHDCP to DisplayPort”，Revision 2.2，Digital Content Protection LLC，December 21，2012。
发明内容
本发明要解决的问题
期望采用诸如HDCP的内容保护技术的内容保护系统抵抗已知为功率分析攻击的边信道攻击。
本发明具有提供使内容保护系统抵抗边信道攻击的技术的目的。
用于解决问题的手段
根据本发明的一个方面，时钟生成器输出处理器时钟，所述处理器时钟充当用在内容保护系统中的处理器的操作参考。时钟生成器包括直接数字综合部和随机数生成器。直接数字综合器包括相位累加器并且输出处理器信号。相位累加器与参考时钟同步地累加设定值。随机数生成器生成随机数。设定值基于随机数而改变。
本发明的效果
内容保护系统抵抗功率分析攻击。
附图说明
图1图示了牵涉到PLL的时钟生成电路的典型配置。
图2图示了DDS。
图3图示了DDS的操作。
图4图示了时钟生成器的配置。
图5图示了处理器系统的配置。
图6图示了时钟生成器的修改的配置。
图7图示了时钟生成器的修改的操作。
具体实施方式
图1图示了牵涉到模拟锁相环或锁相环（PLL）的时钟生成电路的典型配置。图1中图示的时钟生成电路包括相位频率检测器和电荷泵101、低通滤波器102、电压控制的振荡器103以及反馈分频器104。归因于低通滤波器102的存在，图1中图示的时钟生成电路抵抗对于输出时钟频率的突变的尝试（例如通过改变反馈分频器104的值），低通滤波器102是为了环的稳定性而要求的。
与以上时钟生成电路相比，直接数字综合部或综合器（DDS）200（见图2）具有改变输出时钟频率的高得多的能力。DDS 200包括累加设定值的相位累加器201。DDS 200每当相位累加器201的累加值绕回时生成上升时钟沿。例如，如图3中所图示的，当设定值被设定为215（=32,768）时，16-比特相位累加器201（即，216或65,536的最大值）每两个参考时钟循环生成上升或下降时钟沿。
根据该实施例的时钟生成器1是包括以上DDS的时钟生成器。图4图示了根据该实施例的时钟生成器1的配置。如图5中所图示的，时钟生成器1生成并输出处理器时钟10，处理器时钟10充当用在内容保护系统中的处理器50的操作参考，所述内容保护系统采用诸如HDCP的内容保护技术。处理器50与来自时钟生成器1的处理器时钟10同步地操作。处理器50和时钟生成器1构成处理器系统60。处理器系统60是例如接收HDCP 2.2中保护的AV流内容的数字显示器。处理器系统60可以是能够接收和重新传输HDCP 2.2中保护的AV流内容的数字AV接收器。
处理器50在内容保护系统中使用，所述内容保护系统采用例如HDCP版本2.2（HDCP2.2）作为内容保护技术。处理器50执行数据加密或解密。例如，处理器50利用公钥（例如RSA公钥）对数字签名进行解密，并且基于解密结果来验证数字签名。可替代地，处理器50可以对内容数据进行加密或者可以对经加密的内容数据进行解密。
如图4中所图示的，时钟生成器1包括DDS 2、随机数生成器4和寄存器5。DDS 2基于参考时钟12来操作。DDS 2包括作为核心部件的相位累加器3。DDS 2的输出时钟11被用作处理器时钟10。
相位累加器3是基于参考时钟12 来操作的N-比特数字相位累加器。N被设定为例如“16”。相位累加器3每当参考时钟12上升时累加16-比特设定值13。DDS 2每当相位累加器3的累加值绕回时输出上升沿。换言之，DDS 2每当相位累加器3的累加值绕回时在输出时钟11（处理器时钟10）中生成上升沿。当达到216-1（=65,535）时，相位累加器3中的累加值绕回，由此在输出时钟11中生成上升沿。而且，当相位累加器3的累加值达到215（=32,768）时，DDS2在输出时钟11中生成下降沿。
包括N-比特相位累加器3的DDS 2的输出时钟11的频率f_DDS_Output_Clock通过下面的表达式（1）使用参考时钟12的频率f_Reference_Clock和设定值13的值Value来表达。
在该实施例中，通过将来自随机数生成器4的输出值并入设定值13中，实现DDS 2的输出时钟11的频率随机化。具体地，作为设定值13基于从随机数生成器4输出的随机数而改变的结果，实现DDS 2的输出时钟11的频率随机化。结果，由内容保护系统中的处理器50使用的处理器时钟10的频率随机地改变。内容保护系统因此抵抗边信道攻击。这将在下文详细描述。
随机数生成器4生成并输出随机数。随机数生成器4例如是真随机数生成器（TRNG）。随机数生成器4可以是伪随机数生成器（PRNG）。随机数生成器4输出14比特的随机数。从随机数生成器4输出的14比特的输出值（随机数）被并入构成设定值13的16比特的值中。例如，随机数生成器4的14比特的输出值被用作构成设定值13的16比特的值中14个低阶比特的值。随机数生成器4的输出值中的0-比特到13-比特值分别被用作设定值13的0-比特到13-比特值。
构成设定值13的16比特的值中的两个高阶比特的值（14-比特和15-比特值）被设定用于寄存器5。处理器50设定用于寄存器5的值。具体地，处理器50设定构成设定值13的16比特的值的两个高阶比特的值。
随机数生成器4更新输出值（随机数）。例如，随机数生成器4以与参考时钟12的周期相同的周期更新输出值（随机数）。相对地，寄存器5中的两个比特的值在被初始化之后保持恒定。设定值13每当随机数生成器4的输出值被更新时改变。
以该方式，通过使更新随机数生成器4的输出值的速率与参考时钟速率是相若的，使对DDS 2的输出时钟11的频率（内容保护系统的处理器50的时钟频率）随机化的速率与参考时钟速率是相若的。寄存器5中的两个比特的值（设定值13的14-比特和15-比特值）确定DDS 2的输出时钟11的频率随机化的程度。如果没有必要确定DDS 2的输出时钟11的频率随机化的程度，则可以由随机数生成器4生成设定值13的所有比特。
尽管构成设定值13的16比特的值的两个高阶比特的值被设定用于寄存器5，但是可以设定单独的最高有效比特的值，或者可以设定不少于三个高阶比特的值。
在更新输出值之后，随机数生成器4在某个时间段内将至DDS 2的New_Value_Strobe输入设定在高电平。每当参考时钟12上升，DDS 2锁存New_Value_Strobe的信号电平。在所锁存的信号电平的高电平处，DDS 2锁存并取得设定值13输入，并且累加所取得的设定值13。在取得经更新的设定值13之后，DDS 2立即更新输出时钟11的频率。
以该方式，使用随机数积极地调制由用在内容保护系统中的处理器50使用的处理器时钟10的频率，由此使内容保护系统抵抗边信道攻击。
基于从随机数生成器4输出的随机数来确定设定值13的方案不限于上文的方案。例如，通过将随机数与固定值相加而获得的值可以被用作设定值13。
可替代地，如图6中所图示的，多相位参考时钟12可以被用作参考时钟12。DDS 2基于多相位参考时钟12来操作，由此增加DDS 2的输出时钟11的通用性。例如，对于具有32个相位的参考时钟12，DDS 2可以以通过将参考时钟12的周期除以32而获得的准确性来确定绕回发生的定时。图7示出了DDS 2的输出时钟11与32相位参考时钟12之间的关系的示例。下文将描述图6中图示的DSS 2的示例操作。在下文的描述中，构成32相位参考时钟12的32个时钟将称为第一到第三十二相位时钟。在32相位参考时钟12中，相位以第一相位时钟、第二相位时钟……以及第三十二相位时钟的顺序增加。216-1（=65,535）可以称为第一参考值，并且215（=32,768）可以称为第二参考值。
在图6中图示的DSS 2中，例如，16-比特相位累加器3每当第一相位时钟上升时累加设定值13。当相位累加器3的累加值在第一相位时钟的某个上升处达到小于第一参考值并且还最接近第一参考值的值时，DSS 2在第一到第三十二相位时钟中任一个相位时钟的上升处使得累加值绕回。当累加值绕回时，上升沿在输出时钟11中发生。
后文中，在其处累加值达到小于第一参考值并且还最接近第一参考值的值的第一相位时钟的上升可以称为“第一参考时钟”。跟随在第一相位时钟的第一参考上升之后的上升可以称为“第二参考上升”。对于累加值，小于第一参考值并且最接近第一参考值的值可以称为“相邻值”。累加值在第一相位时钟的第一参考上升处达到相邻值。
这里，如果没有绕回发生，则累加值在第一相位时钟的第一参考上升处达到相邻值，并且在随后的第二参考上升处达到“相邻值+设定值”。令通过从第一参考值减去相邻值而获得的值称为“差值”，可以认为累加值在从第一参考上升起流逝通过将第一相位时钟的循环乘以“差值/设定值”而获得的周期之后的定时处达到第一参考值。后文中，该定时称为“第一参考值生成定时”。第一参考值生成定时可以说是累加值匹配第一参考值的定时。
DDS 2以最接近通过将“差值/设定值”乘以32而获得的值的数来标识第一到第三十二相位时钟中的相位时钟。然后，在所标识的相位时钟是要使用的相位时钟的情况下，DDS 2使得累加值在要使用的相位时钟中的第一参考上升与第二参考上升之间的上升处绕回。要使用的相位时钟中的第一参考上升与第二参考上升之间的该上升成为接近第一参考值生成定时。因此，DDS 2使得累加值在要使用的相位时钟中的第一参考上升与第二参考上升之间的该上升处绕回，由此使得累加值在与第一参数值生成定时几乎相同的定时处绕回。
在使得累加值在第一相位时钟的第一参考上升与第二参考上升之间绕回之后，DDS 2将累加值的初始值设定为“设定值-差值”。然后，相位累加器3在第一相位时钟的第二参考上升处将设定值与累加值（初始值）相加。之后，DDS 2类似地操作。
例如，在设定值13的值Value为13的情况下，相邻值为65533（=13*5041）。差值因此为2（=65535-65533）。在该情况中，第一参考值生成定时为在从第一参考上升起流逝通过将第一相位时钟的循环乘以2/13而获得的周期之后的定时。
第一到第三十二相位时钟中具有最接近通过将2/13乘以32而获得的值（大约为4.9）的数的相位时钟是第五相位时钟。DDS 2使得累加值在第五相位时钟中的第一参考上升与第二参考上升之间的上升处绕回。在使得累加值绕回之后，DDS 2将累加值的初始值设定为“13-2”。然后，在第一相位时钟的第二参考上升处，相位累加器3将13与为累加值的初始值的11相加。然后，当累加值达到为相邻值的65531（=11+13*5040）时，差值为4（65535-65531）。在该情况中，第一参考值生成定时是在从第一参考上升起流逝通过将第一相位时钟的循环乘以4/13而获得的周期之后的定时。
第一到第三十二相位时钟中具有最接近通过将4/13乘以32而获得的值（大约为9.8）的数的相位时钟是第十相位时钟。DDS 2使得累加值在第十相位时钟中的第一参考上升与第二参考上升之间的上升处绕回。在使得累加值绕回之后，DDS 2将累加值的初始值设定为“13-4”。然后，相位累加器3在第一相位时钟的第二参考上升处将13与为累加值的初始值的9相加。之后，DDS 2类似地操作。
以该方式，尽管累加值绕回的定时调整，但是即使当累加值与第一参考值不匹配时，DDS 2可以使得累加值在与累加值可以被认为与第一参考值匹配的定时几乎相同的定时处绕回。因此，可以将合适的值设定为设定值13的值Value。
如以相同的方式，DDS 2标识与第一参考值生成定时对应的定时，在该定时处，累加值被认为与第二参考值匹配。DDS 2然后在相位时钟的接近所标识的定时的上升处在输出时钟11中生成下降沿。
例如，在设定值13的值Value为十进位的46,397并且参考时钟12的频率f_Reference_Clock为324MHz的情况下，包括16-比特相位累加器3的DDS 2的输出时钟11的频率f_DDS_Output_Clock通过表达式（2）来表达。
当DDS输出时钟频率通过参考时钟频率乘以设定值13与2N的比率而被直接确定时，设定值13的调制（更新）立即反映在处理器时钟10的频率范围中。
尽管已经详细描述了时钟生成器1和处理器系统60，但是描述在所有方面中都是说明性而非限制性的。可以组合地应用上文的修改，只要它们彼此相符即可。因此，应理解的是，可以在不脱离本发明的范围的情况下设计出许多修改和变型。
工业应用性
本发明优选地在采用HDCP作为内容保护技术的内容保护系统中使用。具体地，本发明优选地在数字显示器和数字AV接收器中使用，所述数字显示器接收HDCP 2.2中保护的AV流内容，所述数字AV接收器能够接收和重新传输AV流内容。
附图标记列表
1：时钟生成器
2：DDS
3：相位累加器
4：随机数生成器
60：处理器系统

Claims (6)

1.一种时钟生成器，所述时钟生成器输出处理器时钟，所述处理器时钟充当用在内容保护系统中的处理器的操作参考，所述时钟生成器包括：
直接数字综合部，其输出所述处理器时钟；
相位累加器，包括在直接数字综合部中并且与参考时钟同步地累加设定值；以及
随机数生成器，其生成随机数，
其中设定值基于随机数而改变。
2.根据权利要求1所述的时钟生成器，其中参考时钟是多相位参考时钟。
3.根据权利要求1所述的时钟生成器，其中
设定值由多个比特组成，并且
多个比特中预定数目的高阶比特通过处理器来设定。
4.一种包括根据权利要求1所述的时钟生成器的数字显示器。
5.一种包括根据权利要求1所述的时钟生成器的数字AV接收器。
6.一种处理器系统，包括：
处理器，用在内容保护系统中；以及
时钟生成器，其输出处理器时钟，所述处理器时钟充当处理器的操作参考，
其中
时钟生成器包括：
直接数字综合部，其包括相位累加器并输出所述处理器时钟，相位累加器与参考时钟同步地累加设定值；以及
随机数生成器，其生成随机数，并且设定值基于随机数而改变。
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