CN107425941A - 速率匹配和解速率匹配的方法及装置 - Google Patents

速率匹配和解速率匹配的方法及装置 Download PDF

Info

Publication number
CN107425941A
CN107425941A CN201710459439.4A CN201710459439A CN107425941A CN 107425941 A CN107425941 A CN 107425941A CN 201710459439 A CN201710459439 A CN 201710459439A CN 107425941 A CN107425941 A CN 107425941A
Authority
CN
China
Prior art keywords
group
alternately
bit
shortened
punched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710459439.4A
Other languages
English (en)
Other versions
CN107425941B (zh
Inventor
张公正
陈莹
乔云飞
皇甫幼睿
李榕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201710459439.4A priority Critical patent/CN107425941B/zh
Priority to CN201910309698.8A priority patent/CN110061745B/zh
Publication of CN107425941A publication Critical patent/CN107425941A/zh
Priority to PCT/CN2018/091835 priority patent/WO2018228591A1/zh
Priority to BR112019026657-7A priority patent/BR112019026657A2/pt
Priority to KR1020207001131A priority patent/KR102287650B1/ko
Priority to RU2020101281A priority patent/RU2768256C2/ru
Priority to JP2019569672A priority patent/JP7026706B2/ja
Priority to EP18817980.8A priority patent/EP3584974B1/en
Priority to AU2018285297A priority patent/AU2018285297B2/en
Priority to US16/406,860 priority patent/US10608668B2/en
Priority to US16/796,300 priority patent/US11265018B2/en
Priority to US17/563,573 priority patent/US11689220B2/en
Application granted granted Critical
Publication of CN107425941B publication Critical patent/CN107425941B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2792—Interleaver wherein interleaving is performed jointly with another technique such as puncturing, multiplexing or routing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/618—Shortening and extension of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H04L1/0013—Rate matching, e.g. puncturing or repetition of code symbols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H04L1/0069—Puncturing patterns
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本发明公开了一种速率匹配和解速率匹配的方法及装置。本申请公开了一种速率匹配的方法，该方法包括：获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂；基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。采用基于分组进行打孔/缩短的速率匹配，便于实现又提升了Polar码性能。

Description

速率匹配和解速率匹配的方法及装置
技术领域
本发明涉及通信技术领域，尤其涉及一种速率匹配的方法和装置、解速率匹配方法和装置。
背景技术
通信系统通常采用信道编码提高数据传输的可靠性，以保证通信的质量。土耳其教授Arikan提出的极化码(Polar codes)是第一个理论上证明可以达到香农容量且具有低编译码复杂度的好码。Polar码是一种线性块码，其编码矩阵为GN，编码过程为其中是一个二进制的行矢量，长度为N(即母码长度)；GN是一个N×N的矩阵，且 定义为log2N个矩阵F2的克罗内克(Kronecker)乘积。
上述矩阵
Polar码的编码过程中，中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作另外的一部分比特设置为收发端预先约定的固定值，称之为冻结比特或冻结比特(frozen bits)，其索引的集合用的补集表示。Polar码的编码过程相当于：这里，GN.(A)是GN.中由集合A中的索引对应的那些行得到的子矩阵，GN(AC)是GN中由集合AC中的索引对应的那些行得到的子矩阵。为中的信息比特集合，信息比特个数为K；为中的冻结比特集合，冻结比特个数为(N-K)，是已知比特。这些冻结比特通常被设置为0，但是只要收发端预先约定，冻结比特可以被任意设置。冻结比特设置为0时，Polar码的编码输出可简化为：是一个K×N的矩阵。
Polar码的构造过程即集合的选取过程，决定了Polar码的性能。Polar码的构造过程通常是，根据母码码长N确定共存在N个极化信道，分别对应编码矩阵的N个行，计算极化信道可靠度，将可靠度较高的前K个极化信道的索引作为集合A的元素，剩余(N-K)个极化信道对应的索引作为冻结比特的索引集合的元素。集合A决定了信息比特的位置，集合决定了冻结比特的位置。
从编码矩阵可以看出，原始Polar码(母码)的码长为2的整数次幂，在实际应用中需要通过速率匹配实现任意码长的Polar码。
发明内容
本申请提供种速率匹配的方法和装置，以实现任意码长的Polar码。
第一方面，提供一种速率匹配方法，该方法包括：
获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂；
基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；
获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。
第二方面，提供一种速率匹配装置，包括：
获取单元，用于获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂；
第一确定单元，用于基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；
速率匹配单元，获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。
结合第一方面，在一种可能的实现方式中，所述装置还包括：
第二确定单元，用于若实际码率大于预定门限，确定采用缩短的速率匹配方法；若实际码率小于等于预定门限，确定采用打孔的速率匹配方法；其中，实际码率为K/M，K为信息比特个数，M为目标码长。
结合第一方面，在一种可能的实现方式中，所述装置还包括：
编码单元，用于将需要打孔/缩短比特位置对应的极化信道放置冻结比特；从剩余的极化信道中，选择可靠度高的极化信道放置信息比特，其他极化信道放置冻结比特，将待编码的比特映射到信息比特进行信道编码得到所述编码比特序列。
第三方面，提供一种速率匹配装置，其特征在于，包括：
存储器，用于存储程序；
处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行根据权利要求1-15任意一项所述的速率匹配方法。
第四方面，提供一种解速率匹配的方法，包括：
获取待译码的比特序列的对数似然比LLR得到LLR序列；
基于组确定被打孔/缩短的位置；
恢复被打孔/缩短的位置所在比特的LLR值，得到解速率匹配后的LLR序列，所述解速率匹配后的LLR序列包括g个等长的组，每组LLR个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
第五方面，提供一种解速率匹配装置，包括：
获取单元，用于获取待译码的比特序列的对数似然比LLR得到LLR序列；
确定单元，用于基于组确定被打孔/缩短的位置；
解速率匹配单元，用于恢复被打孔/缩短的位置所在比特的LLR值，得到解速率匹配后的LLR序列，所述解速率匹配后的LLR序列包括g个等长的组，每组LLR个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
第六方面，提供一种解速率匹配装置，包括：
存储器，用于存储程序；
处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于第四方面解速率匹配方法及其所有可能的实现方式。
结合第一至第六方面任意一方面，在一种可能的实现方式中，所述基于组确定所述编码比特序列中需要被打孔/缩短的比特位置包括：根据打孔/缩短模式基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；其中，所述打孔/缩短模式确定了g个组被打孔/缩短的优先级顺序。
在一种可能的实现方式中，所述打孔模式与所述缩短模式互为反转关系。
在又一种可能的实现方式中，所述打孔/缩短模式包括：对所有组均按照各组的被打孔/缩短的优先级顺序，依次确定需要被打孔/缩短的比特位置。
在又一种可能的实现方式中，打孔/缩短模式包括：不同优先级的组中的比特按组的优先级顺序依次被确定为需要被打孔/缩短的比特位置，相同优先级的不同组中的比特按照交替方式依次被确定为需要被打孔/缩短的比特位置。
在又一种可能的实现方式中，所述打孔/缩短模式用序列S指示，所述序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；所述序列S中前g/2个组与后g/2个组的位置互为对称。
在又一种可能的实现方式中，采用序列S指示所述打孔/缩短模式，序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
其中，所述序列S为母码长度为g时，按照极化信道的自然顺序、比特逆序、可靠度排序或者码重排序的序列。
在又一种可能的实现方式中，所述打孔/缩短模式用序列S指示，打孔模式包括：各组根据序列S按照第一顺序依次被打孔，缩短模式包括：各组根据序列S按照第二顺序依次被缩短；其中，第一顺序为从前往后或从后往前，第一顺序和第二顺序互为反序。
在又一种可能的实现方式中，所述打孔/缩短模式用序列S指示，所述序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
若g＝4，S＝[0,1,2,3]；或
若g＝8，S＝[0,1,2,4,3,5,6,7]；或
若g＝16，S＝[0,1,2,4,8,3,5,9,6,10,12,7,11,13,14,15]；或
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,11,19,12,20,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,12,20,11,19,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,16,32,17,33,12,18,34,20,36,11,13,14,15,19,35,21,37,22,38,23,39,24,40,25,41,26,42,28,44,48,49,50,52,27,43,29,45,51,30,46,31,47,53,54,55,56,57,58,59,60,61,62,63]；
其中，按照序列S中元素的自然排序从小到大的顺序确定需要被打孔比特的位置；所述缩短模式包括：按照序列S中元素的自然排序从大到小的顺序确定需要被缩短比特的位置。
在又一种可能的实现方式中，
若g＝4，打孔模式为：首先第0组被打孔，接着第1组和第2组被交替打孔；缩短模式为：首先第3组被缩短，接着第2组和第1组被交替缩短；或
若g＝8，打孔模式为：首先第0、1组被按顺序打孔，接着第2组和第4组被交替打孔，接着第6、7组被打孔；缩短模式为：首先第7、6组被缩短，接着第5组和第3组被交替缩短；或
若g＝16，打孔模式为：首先第0-2组被按顺序打孔，接着第4和8组被交替打孔，接着第3组被打孔，接着第5和9组被交替打孔；缩短模式为：首先第15,14,13组按顺序缩短，接着第11和第7组被交替缩短，接着第12组被缩短，接着第10组和第6组被交替缩短；或
若g＝32，打孔模式为：首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和17组被交替打孔，接着第10组和第18组被交替打孔，接着第11和第19组被交替打孔；对应的缩短模式为：首先第31、30、29、28、27被按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短，接着第21和第13组被交替缩短、接着第20组和第12组被交替缩短；或者
若g＝32，打孔模式为：首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和第17组交替打孔，接着第10组和第18组被交替打孔，接着第12组和第20组被交替打孔；对应的缩短模式为：首先第31、30、29、28、27按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短、第21组和第13组被交替缩短、接着第19组和第11组被交替缩短；或者
若g＝64，打孔模式为：首先第0-10组被按顺序打孔，接着第16和第32组被交替打孔，接着第17和第33组被交替打孔，接着第12组被打孔，接着第12组和第34组被交替打孔，接着第20组和第36组被交替打孔，接着第11、13、14、15组被按顺序打孔，接着第19组和第35组被交替打孔，接着第21组和第37组被交替打孔，接着第22组和第38组被交替打孔，接着第23组和第39组被交替打孔；缩短模式为：首先第63、62、61、60、59、58、57、56、55、54、53组被按顺序缩短，接着第47组和第31组被交替缩短，接着第46组和第30组被交替缩短，接着第51组被缩短，接着第45组和第29组被交替缩短，接着第43组和第27组被交替缩短，接着第52、50、49、48组被按顺序缩短，接着第44组和第28组被交替缩短，接着第42组和第26组被交替缩短，接着第41组和第25组被交替缩短，接着第40组和第24组被交替缩短。
在又一种可能的实现方式中，所述打孔/缩短模式用序列S指示，序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
若g＝4，S＝[0,(1,2),3]；或
若g＝8，S＝[0,1,(2,4),(3,5),6,7]；或
若g＝16，S＝[0,1,2,(4,8),3,(5,9),(6,10),12,(7,11),13,14,15]；或
若g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(11,19),(12,20),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]；或
若g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(12,20),(11,19),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,(16,32),(17,33),12,(18,34),(20,36),11,13,14,15,(19,35),(21,37),(22,38),(23,39),(24,40),(25,41),(26,42),(28,44),48,49,50,52,(27,43),(29,45),51,(30,46),(31,47),53,54,55,56,57,58,59,60,61,62,63]；
其中，()用于指示的两组具有相同的优先级并且两组内的编码比特被交替打孔/缩短。
结合第一至第六方面任意一方面，在一种可能的实现方式中，g为4、8、16、32、64、128、256、512或1024。
结合第一至第六方面任意一方面，在一种可能的实现方式中，分组数g由母码长度确定。
在一种可能的实现方式中，N/g为固定的数值；或者N小于等于预定的数值N0时，g＝g1，N大于N0时，g＝g2，g1和g2为不同的数值，g1和g2为分别为4、8、16、32、64、128、256、512或1024中的一个。
结合第一至第六方面任意一方面，在一种可能的实现方式中，组内的编码比特被打孔或缩短的顺序为：自然顺序、比特逆序、可靠度排序或者码重排序。
结合第一至第六方面任意一方面，在一种可能的实现方式中，通过块交织器实现速率匹配：N个编码比特依次被按列放入块交织器，每一列对应一个组；块交织器的列被按照确定的组间的打孔或缩短的优先级顺序进列交换，块交织器的行被按照组内的打孔或缩短的顺序进行交换；若确定采用打孔的速率匹配方式，从块交织器第一起点按顺序读取编码比特到M个；或者同时从块交织器第一起点和从第二起点按顺序读取编码比特，直到合并后达到M个比特；或若确定采用缩短的速率匹配方式，从块交织器第三起点按照顺序读取编码比特到M个，或者同时从块交织器第三起点和从第四起点按顺序读取编码比特，直到合并后达到M个比特；其中，N为Polar码母码长度，M为目标码长，第一起点对应打孔位置以外的比特，第二起点对应缩短位置以外的比特。
在一种可能的实现方式中，所述第一起点为块交织器的右下角，所述第二起点为待传输比特的两端中除第一起点外的端点；所述第三起点为块交织器的左上角，所述第四起点为待传输比特的两端中除第三起点外的端点。
在一种可能的实现方式中，若确定采用打孔的速率匹配方式，从块交织器第一起点按顺序读取编码比特到M个。
结合第一至第六方面任意一方面，在一种可能的实现方式中，若实际码率大于预定门限，确定采用缩短的速率匹配方法；若实际码率小于等于预定门限，确定采用打孔的速率匹配方法；其中，实际码率为K/M，K为信息比特个数，M为目标码长。
在一种可能的实现方式中，所述预定门限的取值范围为区间[2/5,1/2]的数值。
在一种可能的实现方式中，所述预定门限为2/5、4/9或者1/2。
第七方面，提供一种通信装置，包括：总线、处理器、存储介质、总线接口、网络适配器、用户接口、天线；
所述总线，用于连接处理器、存储介质、总线接口和用户接口；
所述处理器，用于执行第一方面的速率匹配方法或其任意一种实现方式，或用于执行第四方面的解速率匹配方法或其任意一种实现方式；
所述存储介质，用于存储操作系统，以及待发送或接收的数据
所述总线接口，连接网络适配器；
所述网络适配器，用于实现无线通信网络中物理层的信号处理功能；
所述用户接口，用于连接用户输入设备；
所述天线，用于信号的发送和接收。
本申请的又一方面提了供一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述任意方面或任意实现方式所述的方法。
本申请的又一方面提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述任意方面或任意实现方式所述的方法。
本申请的又一方面提供了一种计算机程序，当其在计算机上运行时，使得计算机执行上述任意方面或任意实现方式所述的方法。
在本申请的实施例中，编码比特分为g组，采用基于分组进行打孔/缩短的速率匹配，便于实现又提升了Polar码性能。
附图说明
图1为无线通信的基本流程图。
图2为本申请实施例的应用场景图。
图3为Arikan Polar码的构造示图。
图4为本申请实施例提供的一种Polar码的速率匹配方法流程示意图。
图5为本申请实施例提供将Polar码编码比特分为4组的打孔示意图。
图6为本申请实施例提供将Polar码编码比特分为32组的顺序打孔示意图。
图7为本申请实施例提供的块交织器实现顺序打孔/缩短的示意图。
图8为本申请实施例提供的按列读取块交织器中的编码比特示意图。
图9为本申请实施例提供的按行读取块交织器中的编码比特示意图。
图10为本申请实施例提供的分为32组的一种打孔/缩短模式示意图。
图11为本申请实施例提供的交织器实现顺序结合交替打孔/缩短的示意图。
图12为本申请实施例g＝32组时的顺序与交替结合的速率匹配方案，与g＝4时顺序与交替的速率匹配方案的性能比较。
图13为本申请实施例提供的一种速率匹配装置1300的结构示意图。
图14为本申请提供的另外一种速率匹配装置1400的结构示意图。
图15为本申请实施例提供的一种Polar码的解速率匹配方法流程示意图。
图16为本申请提实施例供的一种解速率匹配装置结构示意图。
图17为本申请实施例提供的另一种解速率匹配装置结构示意图。
图18为本申请实施例提供的一种通信装置结构示意图。
具体实施方式
下面结合附图对本申请具体实施例作进一步的详细描述。
图1是无线通信的基本流程，在发送端，信源依次经过信源编码、信道编码、速率匹配和调制映射后发出。在接收端，依次通过解映射解调、解速率匹配、信道译码和信源译码输出信宿。信道编译码可以采用Polar码，由于原始Polar码(母码)的码长为2的整数次幂，在实际应用中需要通过速率匹配实现任意码长的Polar码。发送端在信道编码后进行速率匹配实现任意的目标码长，在接收端，信道解码之前先进行解速率匹配。
本申请实施例可以应用于无线通信系统，无线通信系统通常由小区组成，每个小区包含一个基站(英文：Base Station，简称：BS)，基站向多个移动台(英文：MobileStation，简称：MS)提供通信服务，其中基站连接到核心网设备，如图2所示。其中基站包含BBU(英文：Baseband Unit，中文：基带单元)和RRU(英文：Remote Radio Unit，中文：远端射频单元)。BBU和RRU可以放置在不同的地方，例如：RRU拉远，放置于高话务量的区域，BBU放置于中心机房。BBU和RRU也可以放置在同一机房。BBU和RRU也可以为一个机架下的不同部件。
需要说明的是，本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(英文：Narrow Band-Internet of Things，简称：NB-IoT)、全球移动通信系统(英文：Global System for Mobile Communications，简称：GSM)、增强型数据速率GSM演进系统(英文：Enhanced Data rate for GSM Evolution，简称：EDGE)、宽带码分多址系统(英文：Wideband Code Division Multiple Access，简称：WCDMA)、码分多址2000系统(英文：CodeDivision Multiple Access，简称：CDMA2000)、时分同步码分多址系统(英文：TimeDivision-Synchronization Code Division Multiple Access，简称：TD-SCDMA)，长期演进系统(英文：Long Term Evolution，简称：LTE)以及下一代5G移动通信系统的三大应用场景eMBB，URLLC和eMTC。
本申请实施例中，基站是一种部署在无线接入网中为MS提供无线通信功能的装置。述基站可以包括各种形式的宏基站，微基站(也称为小站)，中继站，接入点等。在采用不同的无线接入技术的系统中，具备基站功能的设备的名称可能会有所不同，例如，在LTE系统中，称为演进的节点B(evolved NodeB，eNB或者eNodeB),在第三代(英文：3rdGeneration，简称：3G)系统中，称为节点B(英文：Node B)等。为方便描述，本申请所有实施例中，上述为MS提供无线通信功能的装置统称为网络设备或基站或BS。
本申请实施例中所涉及到的MS可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其它处理设备。所述MS也可以称为终端(英文：terminal)，还MS可以是用户单元(英文：subscriber unit)、蜂窝电话(英文：cellular phone)、智能手机(英文：smart phone)、无线数据卡、个人数字助理(英文：Personal Digital Assistant，简称：PDA)电脑、平板型电脑、无线调制解调器(英文：modem)、手持设备(英文：handset)、膝上型电脑(英文：laptop computer)、机器类型通信(英文：Machine Type Communication,简称：MTC)终端等。为方便描述，本申请所有实施例中，上面提到的设备统称为MS。
本申请实施例的速率匹配装置，可以是上面提到的BS或MS本身，也可以是设置于BS或MS中的装置，或者是置于其它无线通信设备中的装置。
准均匀打孔(Quasi-Uniform Puncture，简称QUP)是实现任意码长Polar码的编码和速率匹配方法之一。首先确定母码长度为大于等于目标码长的2的整数次幂，然后根据母码长度和目标码长确定打孔模式(打孔位置)。打孔模式可以通过二进制序列表示，其中，确定“0”表示打孔位置，“1”表示未打孔位置。将打孔位置对应的信道容量设为0(或者错误概率设置为1或信噪比SNR设置为无穷小)，利用密度进化、高斯近似或者线性拟合的方法计算极化信道的可靠度并排序，确定信息比特(含校验比特、辅助比特)和冻结比特位置。编码端将编码后处于打孔位置的比特删除得到polar码。
另一种Polar码的编码和速率匹配方法是缩短(Shorten)Polar码。缩短(Shorten)位置的编码比特只与冻结比特有关。首先根据母码计算极化信道的可靠度，然后确定Shorten位置，对应的极化信道放置冻结比特，从余下的极化信道中根据可靠度确定信息比特(含校验比特、辅助比特)和冻结比特位置，将编码后处于缩短位置的比特删除得到Polar码，实现速率匹配。基于Shorten的编码和速率匹配方案，由于不需要根据缩短位置重新计算极化信道的可靠度(不需要重构)，只是将缩短位置对应的极化信道放置冻结比特，大大降低Polar码的构造复杂度。如图3所示，由于编码矩阵GN是下三角矩阵，可以打掉最后N-M位编码比特(N为母码长度，M为目标码长)，并将最后N-M个极化信道放置冻结比特，这样打孔比特只与冻结比特有关，可作为一种可行的缩短模式。
本申请提供了一种Polar码的速率匹配方法是基于组的打孔或者缩短。如图4所示，该速率匹配方法包括：
402、获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
若g＝4，将Polar码的编码比特按顺序分为4个等长的组，每组编码比特个数为N/4。例如，如果母码长度N为64，分为4组的话，每组编码比特个数为16个；如果母码长度N为256，分为4组的话，每组编码比特个数为64个。可见，当N的数值比越大，每组编码比特个数越多，分成4组相对来说分组的粒度就比较粗。因此，为了提高进一步提高性能，可以采用粒度比较细的分组方式，例如g为8、16、32、64、128、256、512或1024等，g为2的整数次幂。当然g要小于N才有分组的意义。
分组的数量可以是固定的，如32组，这样任意码长的速率匹配可以用一个固定块交织器实现，即由32长的S序列决定。另一种设计是，保证每组的比特数固定，例如16，而分组数随着母码长度增加，即分组数为N/16。分组数量也可以随着母码长度变化，如母码长度越大，分组数越多，这时速率匹配设计时的颗粒度越精细，设计更灵活，可以得到更好的性能。例如，可以设置一个阈值N0，N小于等于预定的数值N0时，g＝g1，N大于N0时，g＝g2，其中，g1和g2为不同的数值，g1和g2为分别为4、8、16、32、64、128、256、512或1024中的一个。例如N0＝256，g1＝8，g2＝32。也可以将N与g的关系预先存储在表中，通过查表的方式确定划分的组数。
403、基于组确定所述编码比特序列中需要被打孔/缩短的比特位置。
具体的，可以根据打孔/缩短模式基于组确定编码比特序列中需要被打孔/缩短的比特位置，其中，所述打孔/缩短模式确定了g个组被打孔/缩短的优先级顺序。打孔模式和缩短模式可以互为反转关系。可以对所有组均按照各组的被打孔/缩短的优先级顺序，依次确定需要被打孔/缩短的比特位置，这个模式简称为顺序打孔/缩短方式。还可以采用顺序结合交替的打孔/缩短方式，即第一数量个组按照优先级顺序采用顺序打孔/缩短的方式确定需要被打孔/缩短的比特位置，第二数量个组中优先级相同的组的编码比特采用交替打孔/缩短的方式。也就是说，将不同优先级的组中的比特按组的优先级顺序依次被确定为需要被打孔/缩短的比特位置，相同优先级的不同组中的比特按照交替方式依次被确定为需要被打孔/缩短的比特位置。
404、获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。也就是说，可以将打孔/缩短模式指定位置的编码比特删除，剩余的编码比特序列为速率匹配后的编码比特。
可选的，上述速率匹配方法还可以包括Polar编码的过程：
将需要打孔/缩短比特位置对应的极化信道放置冻结比特；从剩余的极化信道中，选择可靠度高的极化信道放置信息比特(含校验比特、辅助比特)，其他极化信道放置冻结比特。将待编码的比特映射到信息比特进行信道编码得到所述编码比特序列。
可选的，上述速率匹配方法还可以进一步包括：
401、确定采用缩短/打孔的速率匹配方式。
对于不同码长的Polar码，QUP打孔模式不同，需要根据码率等编码参数重新计算极化信道的可靠度(需要重新构造)，复杂度较高。对于Shorten模式，Polar码中靠后的极化信道的可靠度较高，设为冻结比特可能会导致性能不稳定，特别是在低码率时会可能出现性能损失非常大的情形。
具体的，可以根据实际码率确定打孔/缩短的方法。比较实际码率与预定门限的大小，确定采用打孔或者缩短进行速率匹配。如果实际码率R＝K/M>R0，采用缩短进行速率匹配，将缩短位置的编码比特缩短(删除)，与缩短位置序号相等的极化信道放置冻结比特。译码时，将缩短位置的对数似然比LLR设成无穷大。如果实际码率R<＝R0，采用打孔进行速率匹配，将打孔位置的编码比特打孔(删除)，与其序号相等的极化信道放置冻结比特。译码时，将缩短位置的LLR设成0。预设门限R0的取值可以在2/5和1/2之间，例如R0取值为2/5、4/9或者1/2等。
本申请实施例的打孔模式或缩短模式指示了在打孔或者缩短时，以何种顺序确定哪些组优先被打孔或缩短，哪些组之后被打孔或缩短。根据打孔模式或者缩短模式中设置的优先级顺序，可以用于确定被打孔或缩短的编码比特位置。设计的打孔模式或缩短模式可以是互为反转的关系，对于编码比特，打孔是从前往后打孔，而缩短是从后往前缩短。
可以用一个序列S指示打孔或者缩短模式，将g个组的组号按照被打孔或缩短的优先级顺序进行排序，序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号。指示序列S可以是可靠度序列，自然顺序序列，Polar码码重的排序序列或者其他具有优异性能的序列。打孔模式包括：各组根据序列S按照第一顺序依次被打孔，缩短模式包括：各组根据序列S按照第二顺序依次被缩短；其中，第一顺序为从前往后或从后往前，第一顺序和第二顺序互为反序。
例如，g＝32，可以根据母码长度为32的Polar码极化信道按照可靠度排序后的序列作为指示序列。在一个例子中，根据极化权重计算的可靠度从低到高的排序序列为：
S＝[0,1,2,4,8,16,3,5,6,9,10,17,12,18,20,24,7,11,13,19,14,21,22,25,26,28,15,23,27,29,30,31]
在另一个例子中，根据GA(英文：Gaussian Approximation，中文：高斯近似)/DE(英文：Density Evolution，中文：密度进化)方法计算的可靠度从低到高的排序序列为：
S＝[0,1,2,4,8,16,3,5,6,9,10,17,12,18,20,7,24,11,13,19,14,21,22,25,26,28,15,23,27,29,30,31]
在又一个例子中，根据Polar码编码矩阵所在的行的1的个数即是该行的码重，根据码重从小到大进行排序，相同码重的序号小的在前，即得到码重排序的序列。按照码重从小到大的排序序列为：
S＝[0,1,2,4,8,16,3,5,6,9,10,12,17,18,20,24,7,11,13,14,19,21,22,25,26,28,15,23,27,29,30,31]
对于g取其他值的指示序列，可以参考g＝32时的方式获取相应的可靠度序列，自然顺序序列，Polar码码重的排序序列。根据指示序列S，打孔时从前往后，即从序列第一个元素指示的组开始打孔，不足再继续打孔第二个元素指定的组，顺序打孔直到打掉所需数量的比特。而缩短的时候则是从后往前，即从S序列最后一个元素指示的组开始缩短，不足继续缩短倒数第二个元素指示的组，顺序缩短直到缩短所需数量的比特。在打孔或缩短的过程中，如果剩余需要打孔或缩短的数量不足一个组的总比特个数，则组内打孔或缩短的顺序也可以参照组间打孔/缩短的顺序进行，即可以是可靠度序列，自然顺序序列，Polar码码重的排序序列或者其他具有优异性能的序列。假设母码长度是N＝256，g＝32，则每组个数为256/32＝8个，那么对于每组中的8个比特，可以按照N＝8时的可靠度序列排序，或者自然顺序排序，或者根据N＝8的时候码重排序。打孔或缩短的顺序参照前面介绍的组间打孔或缩短顺序。
基于组的打孔或者缩短，可以有两种方式。一种是自然顺序打孔/缩短,对于划分的所有组，按照打孔/缩短模式确定的优先级顺序，依次对所有组均按照各组的被打孔/缩短的优先级顺序，依次确定需要被打孔/缩短的比特位置。另一种是结合自然顺序及交替的打孔/缩短，打孔/缩短模式包括：第一数量个组之间的比特按组的优先级顺序依次被确定为需要被打孔/缩短的比特位置，第二数量个组中之间优先级相同的不同组之间的比特按照交替方式依次被确定为需要被打孔/缩短的比特位置。以下结合编码及速率匹配过程介绍这两种方式。
(1)顺序打孔/缩短的编码和速率匹配方案
将Polar码的编码比特按顺序分成若干等长的组。根据特定序列S指示的打孔/缩短模式，以组为单位(基于组)进行打孔/缩短。S的长度与组数相同，按照S中的元素顺序，将元素指定的组中全部比特打孔/缩短；若剩余的所需打孔/缩短比特个数超过一组的比特数，对下一元素指定的组中全部比特进行打孔/缩短；若所需剩余打孔/缩短比特个数不足一组，根据另一特定顺序，对组内比特进行打孔/缩短。所确定的打孔/缩短位置即确定了打孔/缩短模式。将打孔/缩短比特序号对应的极化信道放置冻结比特，从剩余的极化信道中，选择可靠度高的极化信道放置信息比特(含校验比特、辅助比特)，其他极化信道放置冻结比特。将待编码的比特映射到信息比特进行信道编码，将打孔/缩短模式指定位置的编码比特删除，得到速率匹配后的编码比特。其中打孔和缩短的速率匹配方法选择可以根据码率确定，即码率超过预定门限时选择缩短的速率匹配方法，否则选择打孔的速率匹配方法。
(2)结合自然顺序打孔或缩短及交替的打孔/缩短的编码和速率匹配方案
该方案中，指示序列各个元素指示的组，部分组被按自然顺序连续被打孔或者缩短，部分组间的编码比特则是在两组之间交替被打孔或者缩短。也就是说，打孔模式被设置为：第一数量个组之间按优先级顺序打孔，第二数量个组中优先级相同的组之间按照交替顺序打孔。相应的，缩短模式被设置为：第一数量个组之间按优先级顺序缩短，第二数量个组中优先级相同的组之间按照交替方式打孔。
以g＝4为例，如图5所示，将Polar码编码比特按自然顺序分成4组B0、B1、B2、B3，在进行打孔时，优先将第一段B0从前往后顺序打孔；若打孔比特数超过一段的编码比特数，再将第一段的编码比特全部打孔的基础上，将中间两段B1B2交替从前往后顺序打孔，直到达到所需码长。缩短与打孔的位置相反，优先缩短最后一段B3，然后将中间两段交替从后往前顺序缩短。g＝4时的顺序结合交替的方案，打孔顺序在部分区域可以取得接近于重构的性能，但当打孔比特数在1/4母码附近时，性能相对于按可靠度打孔会有明显的损失。若g大于4，例如g为16,32,64或者更大，各个组被打孔/缩短的优先级顺序，可以参考分成4组时的顺序和交替的原则。例如，前N/4的编码比特被顺序打孔/缩短，中间N/2个编码比特被交替打孔/缩短，最后N/4个编码比特被顺序打孔/缩短。当然，一般需要打孔或者缩短的编码比特不会超过N/2个，因为如果超过N/2个，那编码的时候可以采用更小的母码长度。所以，若按照打孔是从前往后，缩短是从后往前的顺序，那么前面N/4个编码比特只会被打孔不会被缩短，中间N/2个编码比特可能会被打孔/缩短，最后N/4个编码比特只会被缩短。换句话说，若按照打孔是从前往后，缩短是从后往前的顺序，那么前面g/4组只会被打孔不会被缩短，中间g/2个组可能会被打孔/缩短，最后g/4个组只会被缩短。
为了进一步提升性能，通过改变分组的粒度，或者通过优化打孔/缩短的模式(序列S)。同时为了便于实现，并且提高性能的稳定性，本可以采取对称的序列S，即序列S对各组的排序结果上，各组在位置上是对称的，即序列S中前g/2个组与后g/2个组的位置互为对称。以下列举一些对称的序列S，可以用于顺序打孔/缩短的情形。序列中加粗字体的组号表示前g/2组，未加粗的组号是后g/2组，加粗仅仅是为了描述方便，序号是否加粗并不是意味着序列有区别。
若g＝4，S＝[0,1,2,3]。
若g＝8，S＝[0,1,2,4,3,5,6,7]。
若g＝16，S＝[0,1,2,4,8,3,5,9,6,10,12,7,11,13,14,15]。
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,11,19,12,20,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；
g＝32的序列S还可以调整为：
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,12,20,11,19,13,21,14,22,24,25,26,15,23,27,28,29,30,31]。
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,16,32,17,33,12,18,34,20,36,11,13,14,15,19,35,21,37,22,38,23,39,24,40,25,41,26,42,28,44,48,49,50,52,27,43,29,45,51,30,46,31,47,53,54,55,56,57,58,59,60,61,62,63]；
其中，按照序列S中元素的自然排序从小到大的顺序确定需要被打孔比特的位置；所述缩短模式包括：按照序列S中元素的自然排序从大到小的顺序确定需要被缩短比特的位置。
上述对称序列S，如果用于顺序结合交替打孔/缩短的，各组的排序不变，但是进行交替打孔/缩短时，对于交替打孔/缩短的组可以用括号标识，用于表示括号内指示的不同组具有相同的优先级并且不同组内的编码比特被交替打孔/缩短。因此，上述对称序列S可以表示为：
g＝4，S＝[0,(1,2),3]；或者打孔/缩短模式表示为：对于打孔模式，首先第0组被打孔，接着第1组和第2组被交替打孔；对于缩短模式，首先第3组被缩短，接着第2组和第1组被交替缩短。
g＝8，S＝[0,1,(2,4),(3,5),6,7]；或者打孔/缩短模式表示为：对于打孔模式为，首先第0、1组被按顺序打孔，接着第2组和第4组被交替打孔；对于缩短模式，首先第7、6组被缩短，接着第5组和第3组被交替缩短；
g＝16，
S＝[0,1,2,(4,8),3,(5,9),(6,10),12,(7,11),13,14,15]；或者打孔/缩短模式表示为：对于打孔模式，首先第0-2组被按顺序打孔，接着第4和8组被交替打孔，接着第3组被打孔，接着第5和9组被交替打孔；对于缩短模式，首先第15,14,13组按顺序缩短，接着第11和第7组被交替缩短，接着第12组被缩短，接着第10组和第6组被交替缩短；
g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(11,19),(12,20),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]；
为了便于表达，S也可以表示为：
S＝[0,1,2,3,4,(8,16),5,6,7,(9-11,17-19),(12-14,20-22),24,25,26,(15,23),27,28,29,30,31]；
或者打孔/缩短模式表示为：对于打孔模式，首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和17组被交替打孔，接着第10组和第18组被交替打孔，接着第11和第19组被交替打孔；对于缩短模式，首先第31、30、29、28、27被按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短，接着第21和第13组被交替缩短、接着第20组和第12组被交替缩短；
或者g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(12,20),(11,19),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]。
或打孔/缩短打孔模式表示为，对于打孔模式，首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和第17组交替打孔，接着第10组和第18组被交替打孔，接着第12组和第20组被交替打孔；对于缩短模式，首先第31、30、29、28、27按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短、第21组和第13组被交替缩短、接着第19组和第11组被交替缩短。
g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,(16,32),(17,33),12,(18,34),(20,36),11,13,14,15,(19,35),(21,37),(22,38),(23,39),(24,40),(25,41),(26,42),(28,44),48,49,50,52,(27,43),(29,45),51,(30,46),(31,47),53,54,55,56,57,58,59,60,61,62,63]；或
打孔/缩短模式表示为：对于打孔模式，首先第0-10组被按顺序打孔，接着第16和第32组被交替打孔，接着第17和第33组被交替打孔，接着第12组被打孔，接着第12组和第34组被交替打孔，接着第20组和第36组被交替打孔，接着第11、13、14、15组被按顺序打孔，接着第19组和第35组被交替打孔，接着第21组和第37组被交替打孔，接着第22组和第38组被交替打孔，接着第23组和第39组被交替打孔；对于缩短模式，首先第63、62、61、60、59、58、57、56、55、54、53组被按顺序缩短，接着第47组和第31组被交替缩短，接着第46组和第30组被交替缩短，接着第51组被缩短，接着第45组和第29组被交替缩短，接着第43组和第27组被交替缩短，接着第52、50、49、48组被按顺序缩短，接着第44组和第28组被交替缩短，接着第42组和第26组被交替缩短，接着第41组和第25组被交替缩短，接着第40组和第24组被交替缩短。
以上序列中，括号内的两组具有同一优先级，括号内的两组在被打孔或缩短时是交替进行的，括号以外的组按照序列S中的自然排序被打孔或缩短；确定打孔位置的优先级顺序为序列S中从前往后的顺序，确定缩短位置的优先级顺序为序列S中从后往前的顺序。
本申请所说的打孔/缩短模式，指示了各组被打孔/缩短时的优先级顺序，并不意味着打孔/缩短模式所指示的组都全部被打孔/缩短，而是根据需要被打孔/缩短的编码比特个数，依据打孔/缩短模式确定需要被打孔/缩短的编码比特，直到确定了所需打孔/缩短的个数，剩余未被确定为需要打孔/缩短的编码比特，是速率匹配后的编码比特，将会传输给接收端。
以下将编码和速率匹配过程结合，介绍本申请提供的速率匹配方法的应用。对于母码长度为N，目标码长为M(M<N时需要通过打孔或者缩短实现速率匹配，否则可采用重复或者分段实现速率匹配)，信息比特(含校验比特、辅助比特)个数为K的Polar码编码和速率匹配过程可以包括：根据打孔/缩短模式，从母码中选择N-M个编码比特作为打孔/缩短比特，对应序号的极化信道放置冻结比特；从剩余的极化信道中，选择可靠度高的极化信道放置信息比特(含校验比特、辅助比特)，其他放置冻结比特；将信息比特(含校验比特、辅助比特)映射到信息比特进行信道编码，将打孔/缩短模式指定的位置打孔，得到速率匹配后的编码比特。采用打孔或是缩短的速率匹配方式，以及打孔/缩短打孔/缩短模式按照以上介绍的方式确定。
以下以g＝32为例，介绍顺序确定打孔/缩短位置的方法。确定采用打孔或者缩短的速率匹配方法，将Polar码编码比特按顺序分成等长的32组，则每组编码比特个数为N/32，根据序列S(长度为32)以组为单位确定打孔/缩短位置。打孔/缩短比特个数为P，则需要完整打掉的组的个数为numG＝floor(P/(N/32))，剩余非完整组的打孔比特个数为P-numG*N/32，其中floor表示向下取整。完整打掉的组数为numG，表示将序列S的前numG个元素指定的组全部打孔/缩短；非完整组打孔/缩短表示从序列S的第numG+1个元素指定的组中选择剩余的N-M-numG*N/32个打孔/缩短比特。将信息比特映射到信息比特信道，根据编码矩阵进行编码，发送时删除确定的打孔/缩短位置的编码比特。
假设g＝32对应的序列为:
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,11,19,12,20,13,21,14,22,24,25,26,15,23,27,28,29,30,31]
该序列从前往后指示打孔的组号，即打孔优先级是：先打第0组，然后是第1组、第2组、第3组……，依次类推直到所需打孔的数量。也就是说打孔优先级第1的是第0组，优先级第二的是第1组，优先级为16的是第19组。
该序列所产生的打孔顺序如图6所示，图中右侧数字为组的序号，灰色方框为候选的打孔比特，灰色方框中的数字为分组打孔的优先级顺序，数字越小被打孔的优先级越高。
这里的S前后位置上是对称的，将S反转从前往后即是缩短指示序列。例如，第1个元素指示的组0与最后一个元素指示的组31是对称的，第2个元素指示的组1与倒数第二个元素指示的组30也是对称的。该序列从后往前指示缩短的组号，即缩短优先级是：先缩短第31组，然后是第30组、第29组……依次类推直到所需缩短的数量。也就是说缩短优先级第1的是第31组，优先级第二的是第30组，依次类推，优先级为16的是第12组。
顺序打孔/缩短的方案中，可以采用块交织器实现速率匹配。N个编码比特依次被按列放入块交织器，每一列对应一个组，共g列，N/g行；块交织器的列被按照确定的组间的打孔或缩短的优先级顺序进列交换，块交织器的行被按照组内的打孔或缩短的顺序进行交换。若确定采用打孔的速率匹配方式，从块交织器第一起点按顺序读取编码比特到M个；或者同时从块交织器第一起点和从第二起点按顺序读取编码比特，直到合并后达到M个比特；若确定采用缩短的速率匹配方式，从块交织器第三起点按照顺序读取编码比特到M个，或者同时从块交织器第三起点和从第四起点按顺序读取编码比特，直到合并后达到M个比特；其中，N为Polar码母码长度，M为目标码长，第一起点对应打孔位置以外的比特，第二起点对应缩短位置以外的比特。
下面以g＝32为例介绍块交织器实现速率匹配的方法。块交织器的实现过程包括：将N个编码比特按列写入块交织器，块交织器共32列、N/32行。首先根据序列S进行列交换，即实现组顺序的重排；然后根据组内打孔/缩短的顺序进行行交换，即实现组内比特顺序的重排；经行、列交换后，打孔/缩短比特聚集在块交织器的某一端。如图7所示，如果是打孔，待打孔(删除)比特聚集在块交织器的最左边(灰色区域)；如果是缩短，待删除比特聚集在块交织器的最右边(格子区域)。
由于待删除比特已经聚集在一起，可以通过对待传输比特读取顺序的调整，实现不同的交织，以满足高阶调制和衰落信道的需求。例如直接顺序读取，缩短时，从块交织器的左上角开始读取，即第一个元素逐列顺序向下读取，直到M个编码比特；打孔时，从块交织器的右下角开始读取，即最后一个元素逐列顺序向上读取，直到M个编码比特。重复时可以按任一顺序读取，即该块交织器实现也提供了一种重复的模式，即重复时编码比特的选取顺序。因为待传输比特的位置可以方便地计算得到，也可以从待传输比特的两端同时顺序读取，最后将读取到的比特流直接串接起来。图7中，第一起点为右下角的701指示的位置，第二起点为702指示的位置，第三起点为左上角的703指示的位置，第四起点为704指示的位置。
列读出后，可以进一步针对该列进行循环移位，每列的循环移位大小可由函数确定，如5*i，或者f1*i+f2*i2，或者其中表示向上取整，i是列号，f1,f2,a是常数。尽量保证每列的循环移位随机，这样最终读出的编码序列交织之后被打散，在高阶调制和衰落信道下可以取得较好的性能。
块交织器的读取方式还可以如图8和图9所示的方式。其中图8是按列读出，图9是按行读出，图8和图9以缩短作为示例，打孔类似。在图8所示的按列读取过程中，每隔L列反转列的读取顺序，如先按每列从上到下读取，然后按每列从下到上读取。其中，L可以是常数。L也可以与调制阶数相关，如16QAM时，L可以为3、5等；64QAM时，L为5、6或者32等，L与列数相同时，即不改变读取顺序。在图9所示的按行读取过程中，可以直接按每行从左往右读取，也可以与按列读取类似，每隔一些行反转读取顺序，即从右往左读。
以下以g＝32为例，介绍分成32组的结合顺序和交替确定打孔/缩短模式的方法。确定采用的速率匹配方式打孔或者缩短进行速率匹配；将Polar码编码比特按顺序分成等长的32组，则每组编码比特个数为N/32；根据序列S(长度为32)以组为单位确定打孔/缩短位置。若当前元素为一个数字，则对该元素指示的组进行打孔，组内打孔的顺序可同之前介绍的方式。若当前元素为括号内的两个或多个数字，则对该对数字指示的组交替进行打孔，组内打孔的顺序可前面介绍的方式。
假设长为32的序列S如下：
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(11,19),(12,20),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]
该序列从前往后指示打孔的组号，即先打第0组，然后是第1组、第2组……依次类推，在打完第4组后，对第8和16组进行交替打孔，然后打第5组。该序列S从后往前指示缩短的组号，即先缩短第31组，然后是第30组、第29组依次类推。S是对称的，将S反转从前往后即是缩短指示序列。
该序列所产生的打孔顺序如图10所示，图中右侧数字为组的序号，带线区域为候选的打孔比特，其中的数字为分组打孔的优先级顺序，数字越小越优先打掉，具有相同数字的区域交替打孔。组内打孔/缩短比特的顺序可以为自然顺序，打孔顺序为顺序从前往后，缩短顺序为顺序从后往前；也可以按照该组内的可靠度排序，即打孔按可靠度从低到高的顺序选择，缩短按可靠度从高到低的顺序选择。
图10中，所需打孔数量小于等于5组时，按照0到4的优先顺序打孔；所需打孔数量为6到7组时，在0到4组打孔的基础上，对8和16组交替打孔；所需打孔数量为8到10组时，在前面打孔的基础上，对5到7组顺序打孔；所需打孔数量大于等于11段时，在前面的基础上，即依次对9和17组交替打孔，对10和18交替打孔，对11和19组交替打孔。因为(9,17),(10,18),(11,19)这三对挨在一起，所以也可以表示为(9-11,17-19),即9-11组和17-19组交替打孔。该序列指示的打孔位置可通过如下述伪代码确定，其中，q指示各比特是否被打孔，若当前位置的q为1，表示该比特被打孔，否则表示不被打孔。
图10中，缩短的情形与打孔相反。所需缩短数量小于等于5组时，按照31、30、29、27(为简化描述，这种连续的组反序可表达为31-27组)的优先顺序缩短；所需缩短数量为6到7组时，在31-27组缩短的基础上，对23和15组交替缩短；所需缩短数量为8到10组时，在前面缩短的基础上，对26-24组顺序缩短；所需缩短数量大于等于11段时，在前面的基础上，即依次对22和14组交替缩短，对21和13交替缩短，对20和12组交替缩短。因为(12,20),(13,21),(14,22)这三对挨在一起，所以也可以表示为(22-20,14-12),即22-20组和14-12组交替缩短。
顺序结合交替的速率匹配可用一个交织器实现，如图11所示。以g＝32为例，交织器的具体实现如下：将N个编码比特的前1/4，即0-7组，和后1/4，即24到31组，顺序放置；中间的两个1/4，即8-15组和16-23组，交替放置。然后根据序列S进行组交换，实现组顺序的重排。交织之后，如果是打孔，打孔比特聚集在交织器的最上端；如果是缩短，缩短比特聚集在交织器的最下端。通过对交织器中比特的循环读取，可以实现重复。
图12是g＝32，采用上述序列S的顺序与交替结合的速率匹配方案，与g＝4时顺序与交替的速率匹配方案性能比较，横坐标是信息比特个数，纵坐标是误块率为0.001时所需要的信噪比。所需信噪比越低，说明性能越好。从图12中可以看出，g＝32时，采用上述对称序列指示的打孔/缩短模式，在打孔/缩短比特个数接近1/4码长时明显优于g＝4时的方案。。
图13所示为本申请提供的一种速率匹配装置1300的结构示意图，速率匹配装置1300包括：
获取单元1301，用于获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂；
第一确定单元1302，用于基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；
速率匹配单元1303，获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。
可选的，编码装置还包括：
第二确定单元1304，用于若实际码率大于预定门限，确定采用缩短的速率匹配方法；若实际码率小于等于预定门限，确定采用打孔的速率匹配方法；其中，实际码率为K/M，K为信息比特个数，M为目标码长。
可选的，编码装置还包括：
编码单元1305，用于将需要打孔/缩短比特位置对应的极化信道放置冻结比特；从剩余的极化信道中，选择可靠度高的极化信道放置信息比特，其他极化信道放置冻结比特，将待编码的比特映射到信息比特进行信道编码得到所述编码比特序列。
获取单元1301可以用于执行图4中步骤402及本申请涉及步骤402的具体方法，第一确定单元1302可以用于执行图4中步骤403及本申请涉及步骤403的具体方法，速率匹配单元1303可以用于执行图4中步骤404及本申请涉及步骤404的具体方法，第二确定单元1304可以用于执行图4中步骤401及本申请涉及步骤401的具体方法。
图14所示为本申请提供的另外一种速率匹配装置1400的结构示意图，速率匹配装置1400包括：
存储器1401，用于存储程序；
处理器1402，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器1402执行本申请实施例介绍的速率匹配方法。
速率匹配装置1300和速率匹配装置1400被设置为可以执行本申请介绍的速率匹配方法。关于被打孔/缩短的比特位置的方式、打孔/缩短模式及其应用方法、如何确定速率匹配的方式等内容可以参照前面描述的速率匹配方法实施例，此处不再赘述。
接收端的解速率匹配过程进行相应的逆操作，将打孔/缩短位置对应的LLR进行回复，分别设置为0或无穷大，实现解速率匹配。如图15所示，本申请提供一种解速率匹配的方法，包括：
1501、获取待译码的比特序列的对数似然比LLR得到LLR序列。
1502、基于组确定被打孔/缩短的比特位置。
1503、恢复被打孔/缩短的位置所在比特的LLR值，得到解速率匹配后的LLR(英文：Log Likelihood Ratio，中文：对数似然比)序列，所述解速率匹配后的LLR序列包括g个等长的组，每组LLR个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
解速率匹配是速率匹配的逆过程，在解速率匹配过程中，确定被打孔/缩短的比特位置采用与发送端速率匹配的相同或相应的方式，例如采用相同的打孔/缩短模式(例如相同的序列S)，所分的组数也与发送端的规则相同。在解速率匹配过程中，确定打孔/缩短的速率匹配方式也与发送端相同，可以根据实际码率确定对应的速率匹配方式，并采用与该速率匹配方式对应的解速率匹配方式，确定被被打孔/缩短的比特位置，对LLR进行相应的恢复。对恢复的LLR进行解交织的过程是发送端的逆过程。这些具体的内容可以参照速率匹配方法实施例的介绍。
图16所示为本申请提供的一种解速率匹配装置1600，包括：
获取单元1601，用于获取待译码的比特序列的对数似然比LLR得到LLR序列；
确定单元1602，用于基于组确定被打孔/缩短的位置；
解速率匹配单元1603，用于恢复被打孔/缩短的位置所在比特的LLR值，得到解速率匹配后的LLR序列，所述解速率匹配后的LLR序列包括g个等长的组，每组LLR个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
图17所示为本申请提供的另一种解速率匹配装置1700，包括：
存储器1701，用于存储程序；
处理器1702，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行本申请实施例提供的解速率匹配方法。
速率匹配装置1600和速率匹配装置1700被设置为可以执行本申请介绍的解速率匹配方法。关于被打孔/缩短的比特位置的方式、打孔/缩短模式及其应用方法、如何确定速率匹配的方式等内容可以参照前面描述的速率匹配方法和解速率匹配方法实施例，此处不再赘述。
图18为本申请实施例所提供的一种通信装置1800的结构示意图(例如接入点、基站、站点或者终端等通信装置)。如图18所示，通信装置1800，可以由总线1801作一般性的总线体系结构来实现。根据通信装置1800的具体应用和整体设计约束条件，总线1801可以包括任意数量的互连总线和桥接。总线1801将各种电路连接在一起，这些电路包括处理器1802、存储介质1803和总线接口1804。存储介质用于存储操作系统以及待发送的数据、接收的数据。可选的，通信装置1800使用总线接口1804将网络适配器1805等经由总线1801连接。网络适配器1805可用于实现无线通信网络中物理层的信号处理功能，并通过天线1807实现射频信号的发送和接收。用户接口1806可以连接各种用户输入设备，例如：键盘、显示器、鼠标或者操纵杆等。总线1801还可以连接各种其它电路，如定时源、外围设备、电压调节器或者功率管理电路等，这些电路是本领域所熟知的，因此不再详述。
其中，处理器1802负责管理总线和一般处理(包括执行存储在存储介质1203上的软件)。处理器1802可以使用一个或多个通用处理器和/或专用处理器来实现。处理器的例子包括微处理器、微控制器、DSP处理器和能够执行软件的其它电路。应当将软件广义地解释为表示指令、数据或其任意组合，而不论是将其称作为软件、固件、中间件、微代码、硬件描述语言还是其它。
在图18存储介质1803被示为与处理器1802分离，然而，本领域技术人员很容易明白，存储介质1803或其任意部分可位于通信装置1800之外。举例来说，存储介质1803可以包括传输线、用数据调制的载波波形、和/或与无线节点分离开的计算机制品，这些介质均可以由处理器1802通过总线接口1804来访问。可替换地，存储介质1803或其任意部分可以集成到处理器1802中，例如，可以是高速缓存和/或通用寄存器。
处理器1802可以用于执行本申请实施例介绍的速率匹配方法或者解速率匹配方法在此不再对处理器1802的执行过程进行赘述。
本申请实施例所说的速率匹配装置或解速率匹配装置，在实际使用中可能是分别独立的设备。也可能是集成在一起的设备，作为发送端可以执行速率匹配方法，作为接收端可以执行解速率匹配方法。
本申请实施例描述的各示例的单元及方法过程，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统。方法中的一些步骤可以忽略，或不执行。此外，各个单元相互之间的耦合或直接耦合或通信连接可以是通过一些接口实现，这些接口可以是电性、机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，既可以位于一个地方，也可以分布到多个网络单元上。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者通过所述计算机可读存储介质进行传输。所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心、等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带、U盘、ROM、RAM等)、光介质(例如，CD、DVD等)、或者半导体介质(例如固态硬盘SolidState Disk(SSD))等。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (33)

1.一种速率匹配方法，其特征在于，包括：
获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂；
基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；
获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。
2.根据权利要求1所述的方法，其特征在于，所述基于组确定所述编码比特序列中需要被打孔/缩短的比特位置包括：根据打孔/缩短模式基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；其中，所述打孔/缩短模式确定了g个组被打孔/缩短的优先级顺序。
3.根据权利要求2所述的方法，其特征在于，所述打孔/缩短模式包括：对所有组均按照各组的被打孔/缩短的优先级顺序，依次确定需要被打孔/缩短的比特位置。
4.根据权利要求2所述的方法，其特征在于，
打孔/缩短模式包括：不同优先级的组中的比特按组的优先级顺序依次被确定为需要被打孔/缩短的比特位置，相同优先级的不同组中的比特按照交替方式依次被确定为需要被打孔/缩短的比特位置。
5.根据权利要求1-4任意一项所述的方法，其特征在于，g为4、8、16、32、64、128、256、512或1024。
6.根据权利要求2-5任意一项所述的方法，其特征在于，所述打孔/缩短模式用序列S指示，所述序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；所述序列S中前g/2个组与后g/2个组的位置互为对称。
7.根据权利要求2或3所述的方法，其特征在于，所述打孔/缩短模式用序列S指示，所述序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
若g＝4，S＝[0,1,2,3]；或
若g＝8，S＝[0,1,2,4,3,5,6,7]；或
若g＝16，S＝[0,1,2,4,8,3,5,9,6,10,12,7,11,13,14,15]；或
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,11,19,12,20,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,12,20,11,19,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,16,32,17,33,12,18,34,20,36,11,13,14,15,19,35,21,37,22,38,23,39,24,40,25,41,26,42,28,44,48,49,50,52,27,43,29,45,51,30,46,31,47,53,54,55,56,57,58,59,60,61,62,63]；
其中，按照序列S中元素的自然排序从小到大的顺序确定需要被打孔比特的位置；所述缩短模式包括：按照序列S中元素的自然排序从大到小的顺序确定需要被缩短比特的位置。
8.根据权利要求2或4所述的方法，其特征在于，
若g＝4，打孔模式为：首先第0组被打孔，接着第1组和第2组被交替打孔；缩短模式为：首先第3组被缩短，接着第2组和第1组被交替缩短；或
若g＝8，打孔模式为：首先第0、1组被按顺序打孔，接着第2组和第4组被交替打孔，接着第6、7组被打孔；缩短模式为：首先第7、6组被缩短，接着第5组和第3组被交替缩短；或
若g＝16，打孔模式为：首先第0-2组被按顺序打孔，接着第4和8组被交替打孔，接着第3组被打孔，接着第5和9组被交替打孔；缩短模式为：首先第15,14,13组按顺序缩短，接着第11和第7组被交替缩短，接着第12组被缩短，接着第10组和第6组被交替缩短；或
若g＝32，打孔模式为：首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和17组被交替打孔，接着第10组和第18组被交替打孔，接着第11和第19组被交替打孔；对应的缩短模式为：首先第31、30、29、28、27被按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短，接着第21和第13组被交替缩短、接着第20组和第12组被交替缩短；或者
若g＝32，打孔模式为：首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和第17组交替打孔，接着第10组和第18组被交替打孔，接着第12组和第20组被交替打孔；对应的缩短模式为：首先第31、30、29、28、27按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短、接着第21组和第13组被交替缩短、接着第19组和第11组被交替缩短；或者
若g＝64，打孔模式为：首先第0-10组被按顺序打孔，接着第16和第32组被交替打孔，接着第17和第33组被交替打孔，接着第12组被打孔，接着第12组和第34组被交替打孔，接着第20组和第36组被交替打孔，接着第11、13、14、15组被按顺序打孔，接着第19组和第35组被交替打孔，接着第21组和第37组被交替打孔，接着第22组和第38组被交替打孔，接着第23组和第39组被交替打孔；缩短模式为：首先第63、62、61、60、59、58、57、56、55、54、53组被按顺序缩短，接着第47组和第31组被交替缩短，接着第46组和第30组被交替缩短，接着第51组被缩短，接着第45组和第29组被交替缩短，接着第43组和第27组被交替缩短，接着第52、50、49、48组被按顺序缩短，接着第44组和第28组被交替缩短，接着第42组和第26组被交替缩短，接着第41组和第25组被交替缩短，接着第40组和第24组被交替缩短。
9.根据权利要求2或4所述的方法，其特征在于，所述打孔/缩短模式用序列S指示，序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
若g＝4，S＝[0,(1,2),3]；或
若g＝8，S＝[0,1,(2,4),(3,5),6,7]；或
若g＝16，S＝[0,1,2,(4,8),3,(5,9),(6,10),12,(7,11),13,14,15]；或
若g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(11,19),(12,20),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]；或
若g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(12,20),(11,19),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]；或
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,(16,32),(17,33),12,(18,34),(20,36),11,13,14,15,(19,35),(21,37),(22,38),(23,39),(24,40),(25,41),(26,42),(28,44),48,49,50,52,(27,43),(29,45),51,(30,46),(31,47),53,54,55,56,57,58,59,60,61,62,63]；
其中，()用于指示的两组具有相同的优先级并且两组内的编码比特被交替打孔/缩短。
10.根据权利要求1-9任意一项所述的方法，其特征在于，组内的编码比特被打孔或缩短的顺序为：自然顺序、比特逆序、可靠度排序或者码重排序。
11.根据权利要求3所述的方法，其特征在于，通过块交织器实现速率匹配：N个编码比特依次被按列放入块交织器，每一列对应一个组；块交织器的列被按照确定的组间的打孔或缩短的优先级顺序进列交换，块交织器的行被按照组内的打孔或缩短的顺序进行交换；
若确定采用打孔的速率匹配方式，从块交织器第一起点按顺序读取编码比特到M个；或者同时从块交织器第一起点和从第二起点按顺序读取编码比特，直到合并后达到M个比特；
若确定采用缩短的速率匹配方式，从块交织器第三起点按照顺序读取编码比特到M个，或者同时从块交织器第三起点和从第四起点按顺序读取编码比特，直到合并后达到M个比特；
其中，N为Polar码母码长度，M为目标码长，第一起点对应打孔位置以外的比特，第三起点对应缩短位置以外的比特。
12.根据权利要求11所述的方法，其特征在于，所述第一起点为块交织器的右下角，所述第二起点为待传输比特的两端中除第一起点外的端点；所述第三起点为块交织器的左上角，所述第四起点为待传输比特的两端中除第三起点外的端点。
13.根据权利要求1-12任意一项所述的方法，其特征在于：
若实际码率大于预定门限，确定采用缩短的速率匹配方法；若实际码率小于等于预定门限，确定采用打孔的速率匹配方法；其中，实际码率为K/M，K为信息比特个数，M为目标码长。
14.根据权利要求13所述的方法，其特征在于，所述预定门限的取值范围为区间[2/5,1/2]的数值。
15.根据权利要求14所述的方法，其特征在于，所述预定门限为2/5、4/9或者1/2。
16.一种解速率匹配的方法，其特征在于，包括：
获取待译码的比特序列的对数似然比LLR得到LLR序列；
基于组确定被打孔/缩短的位置；
恢复被打孔/缩短的位置所在比特的LLR值，得到解速率匹配后的LLR序列，所述解速率匹配后的LLR序列包括g个等长的组，每组LLR个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
17.一种速率匹配装置，其特征在于，包括：
获取单元，用于获取编码比特序列，所述编码比特序列包括g个等长的组，每组编码比特个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂；
第一确定单元，用于基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；
速率匹配单元，获取所述编码比特序列中除需要被打孔/缩短的比特以外的编码比特，得到速率匹配后的编码比特序列。
18.根据权利要求17所述的装置，其特征在于，所述第一确定单元用于，根据打孔/缩短模式基于组确定所述编码比特序列中需要被打孔/缩短的比特位置；其中，所述打孔/缩短模式确定了g个组被打孔/缩短的优先级顺序。
19.根据权利要求18所述的装置，其特征在于，打孔/缩短模式包括：对所有组均按照各组的被打孔/缩短的优先级顺序，依次确定需要被打孔/缩短的比特位置。
20.根据权利要求18所述的装置，其特征在于，所述打孔/缩短模式包括：不同优先级的组中的比特按组的优先级顺序依次被确定为需要被打孔/缩短的比特位置，相同优先级的不同组中的比特按照交替方式依次被确定为需要被打孔/缩短的比特位置。
21.根据权利要求17-20任意一项所述的装置，其特征在于，g为4、8、16、32、64、128、256、512或1024。
22.根据权利要求18或19所述的装置，其特征在于，所述打孔/缩短模式用序列S指示，所述序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
若g＝4，S＝[0,1,2,3]；或
若g＝8，S＝[0,1,2,4,3,5,6,7]；或
若g＝16，S＝[0,1,2,4,8,3,5,9,6,10,12,7,11,13,14,15]；或
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,11,19,12,20,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或
若g＝32，
S＝[0,1,2,3,4,8,16,5,6,7,9,17,10,18,12,20,11,19,13,21,14,22,24,25,26,15,23,27,28,29,30,31]；或
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,16,32,17,33,12,18,34,20,36,11,13,14,15,19,35,21,37,22,38,23,39,24,40,25,41,26,42,28,44,48,49,50,52,27,43,29,45,51,30,46,31,47,53,54,55,56,57,58,59,60,61,62,63]；
其中，按照序列S中元素的自然排序从小到大的顺序确定需要被打孔比特的位置；所述缩短模式包括：按照序列S中元素的自然排序从大到小的顺序确定需要被缩短比特的位置。
23.根据权利要求18或20所述的装置，其特征在于，
若g＝4，打孔模式为：首先第0组被打孔，接着第1组和第2组被交替打孔；缩短模式为：首先第3组被缩短，接着第2组和第1组被交替缩短；或
若g＝8，打孔模式为：首先第0、1组被按顺序打孔，接着第2组和第4组被交替打孔，接着第6、7组被打孔；缩短模式为：首先第7、6组被缩短，接着第5组和第3组被交替缩短；或
若g＝16，打孔模式为：首先第0-2组被按顺序打孔，接着第4和8组被交替打孔，接着第3组被打孔，接着第5和9组被交替打孔；缩短模式为：首先第15,14,13组按顺序缩短，接着第11和第7组被交替缩短，接着第12组被缩短，接着第10组和第6组被交替缩短；或
若g＝32，打孔模式为：首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和17组被交替打孔，接着第10组和第18组被交替打孔，接着第11和第19组被交替打孔；对应的缩短模式为：首先第31、30、29、28、27被按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短，接着第21和第13组被交替缩短、接着第20组和第12组被交替缩短；或者
若g＝32，打孔模式为：首先第0-4组被按顺序打孔，接着第8组和第16组被交替打孔，接着第5、6、7组被按顺序打孔，接着第9和第17组交替打孔，接着第10组和第18组被交替打孔，接着第12组和第20组被交替打孔；对应的缩短模式为：首先第31、30、29、28、27按顺序缩短，接着第23组和第15组被交替缩短，接着第26、25、24组被按顺序缩短，接着第22组和第14组被交替缩短、第21组和第13组被交替缩短、接着第19组和第11组被交替缩短；或者
若g＝64，打孔模式为：首先第0-10组被按顺序打孔，接着第16和第32组被交替打孔，接着第17和第33组被交替打孔，接着第12组被打孔，接着第12组和第34组被交替打孔，接着第20组和第36组被交替打孔，接着第11、13、14、15组被按顺序打孔，接着第19组和第35组被交替打孔，接着第21组和第37组被交替打孔，接着第22组和第38组被交替打孔，接着第23组和第39组被交替打孔；缩短模式为：首先第63、62、61、60、59、58、57、56、55、54、53组被按顺序缩短，接着第47组和第31组被交替缩短，接着第46组和第30组被交替缩短，接着第51组被缩短，接着第45组和第29组被交替缩短，接着第43组和第27组被交替缩短，接着第52、50、49、48组被按顺序缩短，接着第44组和第28组被交替缩短，接着第42组和第26组被交替缩短，接着第41组和第25组被交替缩短，接着第40组和第24组被交替缩短。
24.根据权利要求18或20所述的装置，其特征在于，所述打孔/缩短模式用序列S指示，序列S中的元素包括按照被打孔/缩短的优先级顺序排序后的g个组的组号；
若g＝4，S＝[0,(1,2),3]；或
若g＝8，S＝[0,1,(2,4),(3,5),6,7]；或
若g＝16，S＝[0,1,2,(4,8),3,(5,9),(6,10),12,(7,11),13,14,15]；或
若g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(11,19),(12,20),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]；或
若g＝32，
S＝[0,1,2,3,4,(8,16),5,6,7,(9,17),(10,18),(12,20),(11,19),(13,21),(14,22),24,25,26,(15,23),27,28,29,30,31]；或
若g＝64，
S＝[0,1,2,3,4,5,6,7,8,9,10,(16,32),(17,33),12,(18,34),(20,36),11,13,14,15,(19,35),(21,37),(22,38),(23,39),(24,40),(25,41),(26,42),(28,44),48,49,50,52,(27,43),(29,45),51,(30,46),(31,47),53,54,55,56,57,58,59,60,61,62,63]；
其中，()用于指示的两组具有相同的优先级并且两组内的编码比特被交替打孔/缩短。
25.根据权利要求19所述的装置，其特征在于，还包括：用块交织器实现速率匹配，所述速率匹配单元用于：
将N个编码比特依次按列放入块交织器，每一列对应一个组；按照确定的组间的打孔或缩短的优先级顺序进行对块交织器进列交换，对块交织器的行按照组内的打孔或缩短的顺序进行交换；
若确定采用打孔的速率匹配方式，从块交织器第一起点按顺序读取编码比特到M个；或者同时从块交织器第一起点和从第二起点按顺序读取编码比特，直到合并后达到M个比特；
若确定采用缩短的速率匹配方式，从块交织器第三起点按照顺序读取编码比特到M个，或者同时从块交织器第三起点和从第四起点按顺序读取编码比特，直到合并后达到M个比特；
其中，N为Polar码母码长度，M为目标码长，第一起点对应打孔位置以外的比特，第三起点对应缩短位置以外的比特。
26.根据权利要求25所述的装置，其特征在于，所述第一起点为块交织器的右下角，所述第二起点为待传输比特的两端中除第一起点外的端点；所述第三起点为块交织器的左上角，所述第四起点为待传输比特的两端中除第三起点外的端点。
27.根据权利要求17-26任意一项所述的装置，其特征在于，还包括：
第二确定单元，用于若实际码率大于预定门限，确定采用缩短的速率匹配方法；若实际码率小于等于预定门限，确定采用打孔的速率匹配方法；其中，实际码率为K/M，K为信息比特个数，M为目标码长。
28.根据权利要求27述的装置，其特征在于，所述预定门限的取值范围为区间[2/5,1/2]的数值。
29.根据权利要求28述的装置，其特征在于，所述预定门限为2/5、4/9或者1/2。
30.一种速率匹配装置，其特征在于，包括：
存储器，用于存储程序；
处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行根据权利要求1-15任意一项所述的速率匹配方法。
31.一种解速率匹配装置，其特征在于，包括：
获取单元，用于获取待译码的比特序列的对数似然比LLR得到LLR序列；
确定单元，用于基于组确定被打孔/缩短的位置；
解速率匹配单元，用于恢复被打孔/缩短的位置所在比特的LLR值，得到解速率匹配后的LLR序列，所述解速率匹配后的LLR序列包括g个等长的组，每组LLR个数为N/g，其中，N为Polar码母码长度且N为2的整数次幂，g为大于等于4小于N的整数，且g为2的整数次幂。
32.一种解速率匹配装置，其特征在于，包括：
存储器，用于存储程序；
处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行根据权利要求16所述的解速率匹配方法。
33.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行权利要求1-16任意一项所述的方法。
CN201710459439.4A 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置 Active CN107425941B (zh)

Priority Applications (12)

Application Number Priority Date Filing Date Title
CN201710459439.4A CN107425941B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置
CN201910309698.8A CN110061745B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置
JP2019569672A JP7026706B2 (ja) 2017-06-16 2018-06-19 レートマッチングの方法と装置およびレートデマッチングの方法と装置
BR112019026657-7A BR112019026657A2 (pt) 2017-06-16 2018-06-19 Método e aparelho de correspondência de taxa, e método e aparelho de descorrespondênca de taxa
KR1020207001131A KR102287650B1 (ko) 2017-06-16 2018-06-19 레이트 매칭 방법 및 장치, 그리고 레이드 디-매칭 방법 및 장치
RU2020101281A RU2768256C2 (ru) 2017-06-16 2018-06-19 Способ и устройство для согласования скорости, способ и устройство для десогласования скорости
PCT/CN2018/091835 WO2018228591A1 (zh) 2017-06-16 2018-06-19 速率匹配和解速率匹配的方法及装置
EP18817980.8A EP3584974B1 (en) 2017-06-16 2018-06-19 Method and device for rate matching and rate de-matching
AU2018285297A AU2018285297B2 (en) 2017-06-16 2018-06-19 Rate matching method and apparatus, and rate de-matching method and apparatus
US16/406,860 US10608668B2 (en) 2017-06-16 2019-05-08 Method and device for interleaving data
US16/796,300 US11265018B2 (en) 2017-06-16 2020-02-20 Method and device for transmitting data
US17/563,573 US11689220B2 (en) 2017-06-16 2021-12-28 Method and device for interleaving data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710459439.4A CN107425941B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910309698.8A Division CN110061745B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置

Publications (2)

Publication Number Publication Date
CN107425941A true CN107425941A (zh) 2017-12-01
CN107425941B CN107425941B (zh) 2022-11-18

Family

ID=60428239

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710459439.4A Active CN107425941B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置
CN201910309698.8A Active CN110061745B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201910309698.8A Active CN110061745B (zh) 2017-06-16 2017-06-16 速率匹配和解速率匹配的方法及装置

Country Status (9)

Country Link
US (3) US10608668B2 (zh)
EP (1) EP3584974B1 (zh)
JP (1) JP7026706B2 (zh)
KR (1) KR102287650B1 (zh)
CN (2) CN107425941B (zh)
AU (1) AU2018285297B2 (zh)
BR (1) BR112019026657A2 (zh)
RU (1) RU2768256C2 (zh)
WO (1) WO2018228591A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110048727A (zh) * 2019-04-18 2019-07-23 中南大学 任意码长的Polar码编码方法
WO2019141165A1 (zh) * 2018-01-16 2019-07-25 华为技术有限公司 数据传输方法及装置、系统
CN110190934A (zh) * 2019-06-18 2019-08-30 普联技术有限公司 一种数据打孔的方法及设备
CN110391874A (zh) * 2018-04-23 2019-10-29 华为技术有限公司 极化码的速率匹配、解速率匹配方法及设备
EP3605903A4 (en) * 2017-08-11 2020-07-22 Huawei Technologies Co., Ltd. NESTING METHOD AND DEVICE
CN111630781A (zh) * 2017-12-08 2020-09-04 高通股份有限公司 用于5g nr的在运行中交织/速率匹配和解交织/解速率匹配
CN112187402A (zh) * 2019-07-05 2021-01-05 北京京东振世信息技术有限公司 一种数据处理的方法、装置和存储介质
CN113541878A (zh) * 2020-04-14 2021-10-22 华为技术有限公司 一种数据处理方法、装置及设备
CN113676240A (zh) * 2021-07-02 2021-11-19 中国人民解放军国防科技大学 基于高性能ldpc码打孔的数据传输方法、装置及系统

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101549635B1 (ko) * 2014-03-28 2015-09-04 삼성중공업 주식회사 해저파이프 해체 장치 및 방법
CN107425941B (zh) 2017-06-16 2022-11-18 华为技术有限公司 速率匹配和解速率匹配的方法及装置
KR102521141B1 (ko) * 2017-08-04 2023-04-12 퀄컴 인코포레이티드 폴라 코드를 위한 효율적인 인터리버 설계
CN109412747A (zh) 2017-08-15 2019-03-01 株式会社Ntt都科摩 一种用于极化码的速率匹配交织方法及装置
US11031958B2 (en) * 2018-06-25 2021-06-08 Qualcomm Incorporated Hybrid polar code design for ultra-reliable low latency communications (URLLC)
CN111600613B (zh) * 2020-05-18 2023-07-21 Oppo广东移动通信有限公司 一种校验方法、装置、译码器、接收机及计算机存储介质
WO2023090471A1 (ko) * 2021-11-17 2023-05-25 엘지전자 주식회사 정보를 전송하는 방법 및 장치, 그리고 정보를 수신하는 방법 및 장치
WO2023133709A1 (en) * 2022-01-11 2023-07-20 Nokia Shanghai Bell Co., Ltd. Puncturing in segment processing

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1864422A (zh) * 2003-10-07 2006-11-15 诺基亚公司 冗余策略选择方案
US20120185757A1 (en) * 2011-01-18 2012-07-19 Samsung Electronics Co., Ltd. Apparatus and method for transmitting and receiving data in communication/broadcasting system
US20120297276A1 (en) * 2011-05-18 2012-11-22 Analogies Sa Techniques for rate matching and de-rate matching
US20130139025A1 (en) * 2011-08-24 2013-05-30 Analogies Sa Construction of multi rate low density parity check convolutional codes
CN105874737A (zh) * 2014-03-24 2016-08-17 华为技术有限公司 极性码的速率匹配方法和速率匹配装置
WO2017092543A1 (zh) * 2015-12-02 2017-06-08 华为技术有限公司 用于极化码的速率匹配的方法和装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844918A (en) * 1995-11-28 1998-12-01 Sanyo Electric Co., Ltd. Digital transmission/receiving method, digital communications method, and data receiving apparatus
US6931581B1 (en) * 2000-10-25 2005-08-16 Sun Microsystems, Inc. Method for superimposing a sequence number in an error detection code in a data network
TWI390856B (zh) * 2007-11-26 2013-03-21 Sony Corp Data processing device and data processing method
US8347199B2 (en) * 2009-01-21 2013-01-01 Cisco Technology, Inc. Enhanced error detection in multilink serdes channels
CN102035617B (zh) * 2009-09-29 2015-04-01 中兴通讯股份有限公司 一种通信系统中信道编码的速率匹配方法和装置
CN107659384A (zh) * 2012-11-16 2018-02-02 华为技术有限公司 数据处理的方法和装置
US9362956B2 (en) * 2013-01-23 2016-06-07 Samsung Electronics Co., Ltd. Method and system for encoding and decoding data using concatenated polar codes
CN104038234B (zh) * 2013-03-07 2017-09-29 华为技术有限公司 极性码的译码方法和译码器
USRE49547E1 (en) * 2013-08-20 2023-06-06 Lg Electronics Inc. Method for transmitting data by using polar coding in wireless access system
CA2972642C (en) * 2014-03-21 2020-05-26 Huawei Technologies Co., Ltd. Polar code retransmission method and apparatus
RU2571587C2 (ru) * 2014-04-10 2015-12-20 Самсунг Электроникс Ко., Лтд. Способ и устройство кодирования и декодирования данных в скрученном полярном коде
KR102157667B1 (ko) * 2014-05-15 2020-09-18 삼성전자주식회사 천공 장치 및 그의 천공 방법
RU2580797C1 (ru) * 2015-03-13 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Способ мягкого декодирования блоковых кодов
US10461779B2 (en) * 2015-08-12 2019-10-29 Telefonaktiebolaget Lm Ericsson (Publ) Rate-compatible polar codes
US10313057B2 (en) * 2016-06-01 2019-06-04 Qualcomm Incorporated Error detection in wireless communications using sectional redundancy check information
EP3273602B1 (en) * 2016-07-19 2022-01-26 MediaTek Inc. Low complexity rate matching design for polar codes
CN107425941B (zh) 2017-06-16 2022-11-18 华为技术有限公司 速率匹配和解速率匹配的方法及装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1864422A (zh) * 2003-10-07 2006-11-15 诺基亚公司 冗余策略选择方案
US20120185757A1 (en) * 2011-01-18 2012-07-19 Samsung Electronics Co., Ltd. Apparatus and method for transmitting and receiving data in communication/broadcasting system
US20120297276A1 (en) * 2011-05-18 2012-11-22 Analogies Sa Techniques for rate matching and de-rate matching
US20130139025A1 (en) * 2011-08-24 2013-05-30 Analogies Sa Construction of multi rate low density parity check convolutional codes
CN105874737A (zh) * 2014-03-24 2016-08-17 华为技术有限公司 极性码的速率匹配方法和速率匹配装置
WO2017092543A1 (zh) * 2015-12-02 2017-06-08 华为技术有限公司 用于极化码的速率匹配的方法和装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZTE: "R1-1707183 "Polar codes construction and rate matching scheme"", 《3GPP TSG_RAN\WG1_RL1》 *

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11245423B2 (en) 2017-08-11 2022-02-08 Huawei Technologies Co., Ltd. Interleaving method and apparatus
EP3605903A4 (en) * 2017-08-11 2020-07-22 Huawei Technologies Co., Ltd. NESTING METHOD AND DEVICE
CN111630781B (zh) * 2017-12-08 2023-09-15 高通股份有限公司 用于5g nr的在运行中交织/速率匹配和解交织/解速率匹配
CN111630781A (zh) * 2017-12-08 2020-09-04 高通股份有限公司 用于5g nr的在运行中交织/速率匹配和解交织/解速率匹配
WO2019141165A1 (zh) * 2018-01-16 2019-07-25 华为技术有限公司 数据传输方法及装置、系统
US11695435B2 (en) 2018-01-16 2023-07-04 Huawei Technologies Co., Ltd. Data transmission method, apparatus, and system
CN110391874A (zh) * 2018-04-23 2019-10-29 华为技术有限公司 极化码的速率匹配、解速率匹配方法及设备
CN110391874B (zh) * 2018-04-23 2020-10-27 华为技术有限公司 极化码的速率匹配、解速率匹配方法及设备
CN110048727B (zh) * 2019-04-18 2021-05-25 中南大学 任意码长的Polar码编码方法
CN110048727A (zh) * 2019-04-18 2019-07-23 中南大学 任意码长的Polar码编码方法
CN110190934B (zh) * 2019-06-18 2022-02-18 普联技术有限公司 一种数据打孔的方法及设备
CN110190934A (zh) * 2019-06-18 2019-08-30 普联技术有限公司 一种数据打孔的方法及设备
CN112187402A (zh) * 2019-07-05 2021-01-05 北京京东振世信息技术有限公司 一种数据处理的方法、装置和存储介质
CN112187402B (zh) * 2019-07-05 2024-05-17 北京京东振世信息技术有限公司 一种数据处理的方法、装置和存储介质
CN113541878A (zh) * 2020-04-14 2021-10-22 华为技术有限公司 一种数据处理方法、装置及设备
CN113676240A (zh) * 2021-07-02 2021-11-19 中国人民解放军国防科技大学 基于高性能ldpc码打孔的数据传输方法、装置及系统

Also Published As

Publication number Publication date
JP2020523917A (ja) 2020-08-06
CN110061745A (zh) 2019-07-26
KR102287650B1 (ko) 2021-08-06
US10608668B2 (en) 2020-03-31
US20190296769A1 (en) 2019-09-26
WO2018228591A1 (zh) 2018-12-20
KR20200016380A (ko) 2020-02-14
EP3584974A1 (en) 2019-12-25
EP3584974A4 (en) 2020-03-04
RU2020101281A3 (zh) 2021-09-27
CN110061745B (zh) 2020-04-28
US11689220B2 (en) 2023-06-27
US20220123766A1 (en) 2022-04-21
AU2018285297B2 (en) 2021-03-04
US11265018B2 (en) 2022-03-01
RU2020101281A (ru) 2021-07-16
AU2018285297A1 (en) 2020-01-30
BR112019026657A2 (pt) 2020-06-23
CN107425941B (zh) 2022-11-18
JP7026706B2 (ja) 2022-02-28
US20200266834A1 (en) 2020-08-20
EP3584974B1 (en) 2022-08-17
RU2768256C2 (ru) 2022-03-23

Similar Documents

Publication Publication Date Title
CN107425941A (zh) 速率匹配和解速率匹配的方法及装置
CN108768586B (zh) 一种速率匹配的方法和装置
CN107342843A (zh) 速率匹配方法、编码装置和通信装置
CN108631930A (zh) Ploar编码方法和编码装置、译码方法和译码装置
CN108649964A (zh) Ploar编码方法和编码装置、译码方法和译码装置
CN108631916A (zh) 极化Polar码的速率匹配方法和装置、通信装置
CN109039344A (zh) 编码输入数据为极性码的方法及设备、解码方法及其设备
CN108809482B (zh) Polar码的速率匹配方法及装置
CN108933643A (zh) 编译码方法及装置
CN108347301A (zh) 数据的传输方法和装置
CN108696333A (zh) Polar码编解码的方法、装置和设备
CN109525360A (zh) 极化码的速率匹配的方法和装置
CN110391874B (zh) 极化码的速率匹配、解速率匹配方法及设备
CN109391353A (zh) 一种速率匹配的方法和装置
CN108574562A (zh) 数据传输方法及装置
CN109150376A (zh) 一种信道编码方法及设备
WO2018161941A1 (zh) 一种Polar码的速率匹配方法及装置
CN111800870A (zh) 信息传输方法及终端

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant