CN107423161B - 应用于快闪存储器中的自适应ldpc码纠错码系统和方法 - Google Patents

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Abstract

本发明公开一种应用于快闪存储器中的自适应LDPC码纠错码系统和方法，可以提高闪存存储器的纠错码的纠错能力、保护存储数据的稳定性和提高闪存存储器使用寿命。本方法将LDPC码变为自适应的编、解码，改善了闪存存储控制器的适应性，也大大增强了闪存存储控制器的纠错能力，同时提高了闪存存储器使用寿命。

Description

应用于快闪存储器中的自适应LDPC码纠错码系统和方法
技术领域
本发明涉及一种应用于快闪存储器中的自适应LDPC码纠错码系统和方法，属于闪存存储控制领域。
背景技术
在各种需要进行信号传输的应用中，常会采用纠错码，纠错码能使信号传输错误时接收端得以更正错误而获得正确的信号。纠错码可以应用于许多系统中，在通信系统中，信号传输时可能会受到信道效应及噪声的干扰，从而造成闪存存储装置中所存储的数据已经不正确。闪存存储装置中所存储的数据是经过纠错码装置编码后的数据，对于闪存存储控制装置来说，纠错码是必需的一个功能单元。随着存储器的工艺越来越先进，存储器单元体积越来越小，并且存储单元所存储的数据也逐渐在增加，造成闪存存储器在读取过程中产生的错误概率不断升高，因而闪存控制器中采用合适、较强的错误纠错码译码机制，尤其必要。
此外，衡量一个闪存存储控制器的好坏关键是它的适应性，它可以支持多个厂商和不同工艺的闪存存储器。尤其当闪存存储器的工艺越先进、体积越小，并且闪存存储单元存储的数据也增加，造成闪存存储器在读取时产生的错误概率也不断的增加。然而，闪存存储控制器的纠错码译码能力是决定闪存存储控制器是否合格的重要因素。因此，闪存存储控制器具有一个适应性强的纠错码是必然趋势需求。
LDPC（Low Density Parity Check，低密度奇偶校验）码是Robert Gallager于1962年在博士论文中提出的一种具有稀疏校验矩阵的分组纠错码。几乎适用于所有的信道，它的性能逼近香农限，且描述和实现简单，译码简单且可实行并行操作，适合硬件实现。LDPC码具有巨大的应用潜力，在深空通信、光纤通信、卫星通信、卫星数字视频、数字水印、磁/光/全息存储、移动和固定无线通信、电缆调制/解调和数字用户中得到广泛应用。根据闪存存储装置的工艺越来越先进，闪存存储器控制装置中的纠错码的纠错能力也需要增强。在目前闪存存储器控制装置中，主要的纠错码是BCH码，随着错误概率的增高，BCH码的对空间要求及运算能力也逐渐增高；随着闪存存储工艺的提高，BCH码的纠错能力已经逐渐不适合闪存工艺的发展及其应用，所以需要纠错能力更强、更灵活和适应性强的纠错码。所以选择LDPC码来代替BCH码是比较恰当的。
发明内容
本发明要解决的技术问题是提供一种应用于快闪存储器中的自适应LDPC码纠错码系统和方法，提高闪存存储器的纠错码的纠错能力，保护存储数据的稳定性。
为了解决所述技术问题，本发明采用的技术方案是：一种应用于快闪存储器中的自适应LDPC码纠错码系统，包括主机、闪存存储控制器和闪存存储器，闪存存储控制器内设有自适应LDPC码解码器，自适应LDPC码解码器包括多级编码器、自适应调节器、硬判决解码器、软判决解码器、错误侦测器、判决器I、判决器II、数据处理器和脉冲恢复器，多级编码器连接于主机和闪存存储器之间，同时多级编码器的输入端与自适应调节器连接，用于根据自适应调节器进行相应的编码；硬判决解码器、软判决解码器的输入端均与自适应调节器、判决器I相连，并且软判决解码器的输入端与数据处理器相连，判决器I、数据处理器的另一端连接闪存存储器，硬判决解码器根据判决器I判断是否进行硬判决解码，并根据自适应调节器来判断进行解码的校验矩阵，软判决解码器根据判决器I判断是否进行软判决解码，通过获取数据处理器输出的校验位信息进行计算从而进行解码，根据自适应调节器判断进行解码的校验矩阵；硬判决解码器和软判决解码器的输出端均连接至判决器II，判决器II的输出分别连接至自适应调节器、主机和错误侦测器，错误侦测器通过脉冲恢复器连接至闪存存储器，判断器II用于判断LDPC码接错是否成功以及数据错误的位数，错误侦测器根据判决器II来判断解码失败，并利用脉冲恢复器来恢复闪存存储器中的数据错误。
本发明所述应用于快闪存储器中的自适应LDPC码纠错码系统，软判决解码器包括一级解码器、二级解码器和三级解码器。
本发明所述应用于快闪存储器中的自适应LDPC码纠错码系统，硬判决解码器、一级解码器、二级解码器、三级解码器的纠错能力依次增强。
本发明所述应用于快闪存储器中的自适应LDPC码纠错码系统，闪存存储器在标准数据位和校验位的基础上，将一部分数据位用作校验位。
本发明所述应用于快闪存储器中的自适应LDPC码纠错码系统，多级编码器通过Gallager的构造方法、广义LDPC码的构造方法、Mackay的构造方法、组合学构造法、有限几何构造方法实现；硬判决解码器和软判决解码器采用比特翻转法、和积解码算法、最小和积解码算法、最大似然解码算法、以硬件电路实现的解码架构、以软件或硬件搭配处理器实现译码的方式实现。
本发明还公开了一种应用于快闪存储器中的自适应LDPC纠错码方法，所述方法包括自适应编码流程和自适应解码流程，自适应编码流程的过程为：a01）、根据错误侦测器来选取相应的编码器；a02）、对码字信息进行相应编码；a03）、把编码完的数据及校验码存储到快存存储器中；自适应解码流程的过程为：b01）、从闪存存储器中读取码字信息；b02）、进行解码判断，如果符合硬判决解码执行步骤3，如果符合软判决解码执行步骤7；b03）、读取码字的硬信息；b04）、利用相应的LDPC码硬判决解码；b05）、进行解码判断，如果成功则结束解码，如果不成功进入下一步判决；b06）、如果不继续解码则结束解码，如果继续解码则执行步骤7；b07）、读取码字的软信息，并进行相应数据处理；b08）、利用相应的LDPC码软判决解码；b09）、解码判断，如果解码成功则结束解码，如果不成功进入下一步判决；b10）、如果不继续解码则结束解码，如果继续解码，则启动错误侦测器判断解码错误；b11）、根据错误侦测器对快闪存储器内部数据进行脉冲恢复；b12）、重复步骤7和8；b13）、迭代达到一定次数仍然LDPC码解码不成功时，直接结束解码过程。
本发明的有益效果：本发明所述应用于快闪存储器中的自适应LDPC码纠错码系统和方法可以提高闪存存储器的纠错码的纠错能力、保护存储数据的稳定性和提高闪存存储器使用寿命。本方法将LDPC码变为自适应的编、解码，改善了闪存存储控制器的适应性，也大大增强了闪存存储控制器的纠错能力，同时提高了闪存存储器使用寿命。
附图说明
图1为闪存存储系统的功能框图；
图2为自适应LDPC码解码器的结构示意图；
图3为多级编码器和硬判决解码器、软判决解码器的整体框图；
图4为标准和调整后的闪存村暑期数据存储对比图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步的说明。
实施例1
LDPC码是线性分组码的一种，它具有线性分组码所有的特性。LDPC码可以分为规则（regular-LDPC）和非规则（irregular-LDPC）两大类。假设校验矩阵H0为m×n阶矩阵，规则LDPC码可以记做(n，j，k)，其中n为码长，j为校验矩阵每列的重量（即列中1的个数，简称列重(column weight)，k为校验矩阵每行的重量（即行中1的个数，简称行重(rowweight)），且一般有j>2，k>j。而非规则LDPC码的校验矩阵每行每列的1的个数是不完全相同的。LDPC码的迭代译码方法大致可分为两种：一种是硬判决方法，一种是软判决方法。硬判决比特翻转方法在迭代过程中传递的是二进制硬信息，而软判决方法在迭代过程中传递的是与概率相关的实数软信息。硬判决方法操作简单，易于硬件实现，但是纠错性能一般；软判决方法性能较好，但实现复杂度较高。本实施例提出一种应用于快闪存储器中的自适应LDPC码纠错码系统。
如图1所示，为闪存存储系统的功能框图，闪存存储控制器中包含自适应LDPC码解码器。闪存存储控制器主要负责数据的读写和数据的存储及其它功能。闪存存储控制器从主机获得数据经过自适应LDPC码解码器进行编码运算，然后将产生的数据存储到闪存存储器中。如果主机想要获得闪存存储器中的数据，需要闪存存储控制器来从闪存存储器中读取出来，经过自适应LDPC码解码器进行解码运算而产生数据输入给主机。
如图2所示，为自适应LDPC码解码器的结构示意图，自适应LDPC码解码器包括多级编码器、自适应调节器、硬判决解码器、软判决解码器、错误侦测器、判决器I、判决器II、数据处理器和脉冲恢复器，多级编码器连接于主机和闪存存储器之间，同时多级编码器的输入端与自适应调节器连接，用于根据自适应调节器进行相应的编码；硬判决解码器、软判决解码器的输入端均与自适应调节器、判决器I相连，并且软判决解码器的输入端与数据处理器相连，判决器I、数据处理器的另一端连接闪存存储器，硬判决解码器根据判决器I判断是否进行硬判决解码，并根据自适应调节器来判断进行解码的校验矩阵，软判决解码器根据判决器I判断是否进行软判决解码，通过获取数据处理器输出的校验位信息进行计算从而进行解码，根据自适应调节器判断进行解码的校验矩阵；硬判决解码器和软判决解码器的输出端均连接至判决器II，判决器II的输出分别连接至自适应调节器、主机和错误侦测器，错误侦测器通过脉冲恢复器连接至闪存存储器，判断器II用于判断LDPC码接错是否成功以及数据错误的位数，错误侦测器根据判决器II来判断解码失败，并利用脉冲恢复器来恢复闪存存储器中的数据错误。
各部分的作用是：多级编码器是根据自适应调节器来进行相应的编码。硬判决解码器是根据判决器I来判断是否进行硬判决解码，而根据自适应调节器来判断应用那个校验矩阵来进行解码。软判决解码器是根据判决器I来判断是否进行软判决解码，通过获取数据处理器输出的校验位相应的信息而进行相应的运算从而进行解码，而根据自适应调节器来判断应用那个校验矩阵来进行解码。自适应调节器根据判决器II来进行做出相应的调节，从而进行更高级别的编码和解码，使存储数据可靠。数据处理器是用来处理闪存存储器中存储的数据进行量化后的相应数据处理，它提高了数据处理速度，从而提高了解码时间，减小解码延迟，提高了LDPC码解码性能。错误侦测器主要是根据判决器II来判断解码失败，利用脉冲恢复器来恢复闪存存储器中的数据错误。脉冲恢复器根据错误侦测器把电子注入相应的栅极来增加并恢复数据错误。判断器I主要是来判断采用什么方式来解码。判断器II用来判断LDPC码解码是否成功及其数据错误的位数。
如图3所示，为多级编码器和硬判决解码器、软判决解码器的结构示意图。软判决解码器包括一级解码器、二级解码器和三级解码器。多级LDPC码主要是用来自适应不同的LDPC码的纠错位数。闪存存储器随着不同的工艺、逐渐增加的擦写次数，闪存存储器存储数据出错的概率会逐渐增加；所以需要多级LDPC码来适应闪存存储器的变化。图3中LDPC码多级编码器主要是根据闪存存储器中数据出错的概率来进行相应的编码处理，它与LDPC码的各个级别解码器相互对应的。图3中LDPC码硬判决解码器速度快、纠错能力有限，它只能纠正一定量的错误位数，它根据不同级别的编码进行相应的硬判决解码。图3中，LDPC码软判决解码分为三个级别，每个级别的纠错能力不一样，一级解码器的纠错能力大于硬判决解码，二级解码器优于一级解码器，三级解码器优于二级解码器。多级LDPC码设计提高了闪存存储器的使用寿命，并且增强了闪存控制器适应性。
如图4所示，为本专利的闪存存储器数据存储对比图。图4中，标准为闪存存储器存储数据的标准图，它的数据位和检验位根据闪存存储器不同的工艺而设定的一定比例。调整后是根据多级LDPC码为了增加纠错能力，增加相应的校验位而使闪存存储器可靠性更高、使用寿命更长而进行的调整。对于闪存存储器来说牺牲一部分存储空间而增加可靠性和使用寿命是值得的。
本实施例中，LDPC码多级编码器可以采用各种算法及软硬件架构的编码装置实现，例如，LDPC码编码器可以采用Gallager的构造方法、广义LDPC码的构造方法、Mackay的构造方法、组合学构造法、有限几何构造方法等方式实现。
LDPC码解码器可以采用各种算法及软硬件架构的解码装置实现，例如，LDPC码解码器可以采用比特翻转法、和积解码算法、最小和积解码算法、最大似然解码算法、以硬件电路实现的解码架构、以软件或硬件搭配处理器实现译码等方式实现。
实施例2
本实施例中提出一种应用于闪存存储器中的自适应LDPC码纠错码方法。自适应LDPC码纠错码根据闪存存储器存储数据的出错概率和不同工艺来进行自适应性调节纠错的位数。本方法的自适应LDPC码纠错码可以自动扩展纠错位数来提高数据的可靠性及闪存存储器的使用寿命。本方法的自适应性主要体现在LDPC码的多级编码器和多级解码器，它根据侦测错误器来自动调节纠错位数，从而调整编码方式及其解码方式。本方案的具体分为编码流程和解码流程，具体流程如下。
自适应LDPC码编码流程：
（1）根据错误侦测器来选取相应的编码器；
（2）对码字信息进行相应编码；
（3）把编码完的数据及校验码存储到闪存存储器中。
自适应LDPC码解码流程具体为：
（1）从闪存存储器中读取码字信息；
（2）进行解码判断，如果符合硬判决解码执行（3），如果符合软判决解码执行（7）；
（3）读取码字的硬信息；
（4）利用相应的LDPC码硬判决解码；
（5）进行解码判断，如果成功结束解码，如果不成功进入下一步判决；
（6）如果不想继续解码结束解码，如果想继续解码，转到（7）；
（7）读取码字的软信息，并进行相应数据处理；
（8）利用相应的LDPC码软判决解码；
（9）解码判断，如果解码成功结束解码，如果不成功进入下一步判决；
（10）如果不继续解码结束解码，如果继续解码，启动错误侦测器；
（11）根据错误侦测器对闪存存储器内部数据进行脉冲恢复；
（12）重复（7）、（8）过程；
（13）如果达到一定迭代次数，LDPC码解码不成功，直接结束解码过程。
本发明主要针对提高闪存存储器的纠错码的纠错能力、保护存储数据的稳定性和提高闪存存储器使用寿命。将LDPC码变为自适应的编、解码改善了闪存存储控制器的适应性，也大大增强了闪存存储控制器的纠错能力，同时提高了闪存存储器使用寿命。
以上描述的仅是本发明的基本原理和优选实施例，本领域技术人员根据本发明做出的改进和替换，属于本发明的保护范围。

Claims (6)

1.一种应用于快闪存储器中的自适应LDPC码纠错码系统，包括主机、闪存存储控制器和闪存存储器，其特征在于：闪存存储控制器内设有自适应LDPC码解码器，自适应LDPC码解码器包括多级编码器、自适应调节器、硬判决解码器、软判决解码器、错误侦测器、判决器I、判决器II、数据处理器和脉冲恢复器，多级编码器连接于主机和闪存存储器之间，同时多级编码器的输入端与自适应调节器连接，用于根据自适应调节器进行相应的编码；硬判决解码器、软判决解码器的输入端均与自适应调节器、判决器I相连，并且软判决解码器的输入端与数据处理器相连，判决器I、数据处理器的另一端连接闪存存储器，硬判决解码器根据判决器I判断是否进行硬判决解码，并根据自适应调节器来判断进行解码的校验矩阵，软判决解码器根据判决器I判断是否进行软判决解码，通过获取数据处理器输出的校验位信息进行计算从而进行解码，根据自适应调节器判断进行解码的校验矩阵；硬判决解码器和软判决解码器的输出端均连接至判决器II，判决器II的输出端分别连接至自适应调节器、主机和错误侦测器，错误侦测器通过脉冲恢复器连接至闪存存储器，判断器II用于判断LDPC码纠错是否成功以及数据错误的位数，错误侦测器根据判决器II来判断解码失败，并利用脉冲恢复器来恢复闪存存储器中的数据错误。
2.根据权利要求1所述的应用于快闪存储器中的自适应LDPC码纠错码系统，其特征在于：软判决解码器包括一级解码器、二级解码器和三级解码器。
3.根据权利要求2所述的应用于快闪存储器中的自适应LDPC码纠错码系统，其特征在于：硬判决解码器、一级解码器、二级解码器、三级解码器的纠错能力依次增强。
4.根据权利要求1所述的应用于快闪存储器中的自适应LDPC码纠错码系统，其特征在于：闪存存储器在标准数据位和校验位的基础上，将一部分数据位用作校验位。
5.根据权利要求1所述的应用于快闪存储器中的自适应LDPC码 纠错码系统，其特征在于：多级编码器通过Gallager的构造方法、广义LDPC码的构造方法、Mackay的构造方法、组合学构造法、有限几何构造方法实现；硬判决解码器和软判决解码器采用比特翻转法、和积解码算法、最小和积解码算法、最大似然解码算法、以硬件电路实现的解码架构、以软件或硬件搭配处理器实现译码的方式实现。
6.一种应用于快闪存储器中的自适应LDPC码纠错码方法，其特征在于：包括自适应编码流程和自适应解码流程，自适应编码流程的过程为：a01）、根据错误侦测器来选取相应的编码器；a02）、对码字信息进行相应编码；a03）、把编码完的数据及校验码存储到闪存存储器中；自适应解码流程的过程为：b01）、从闪存存储器中读取码字信息；b02）、进行解码判断，如果符合硬判决解码执行步骤3，如果符合软判决解码执行步骤7；b03）、读取码字的硬信息；b04）、利用相应的LDPC码硬判决解码；b05）、进行解码判断，如果成功则结束解码，如果不成功进入下一步判决；b06）、如果不继续解码则结束解码，如果继续解码则执行步骤7；b07）、读取码字的软信息，并进行相应数据处理；b08）、利用相应的LDPC码软判决解码；b09）、解码判断，如果解码成功则结束解码，如果不成功进入下一步判决；b10）、如果不继续解码则结束解码，如果继续解码，则启动错误侦测器判断解码错误；b11）、根据错误侦测器对快闪存储器内部数据进行脉冲恢复；b12）、重复步骤7和8；b13）、迭代达到一定次数仍然LDPC码解码不成功时，直接结束解码过程。
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