CN107359204B - 薄膜晶体管及其形成方法与应用其的像素结构 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 238000005192 partition Methods 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 29
- 238000000059 patterning Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000638 solvent extraction Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- G—PHYSICS
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种薄膜晶体管包含栅极、栅极介电层、半导体层、绝缘层、分隔物、源极以及漏极。栅极设置于基板上。栅极介电层覆盖栅极。半导体层设置于栅极介电层上。绝缘层覆盖半导体层与栅极介电层，其中绝缘层具有第一与第二开口，对应半导体层设置。分隔物设置于该半导体层上，用以分隔第一与第二开口。源极以及漏极设置于绝缘层上，其中源极通过第一开口电性连接半导体层，漏极通过第二开口电性连接半导体层，源极以及漏极分别位于分隔物的相对两侧。分隔物具有一宽度，该宽度为薄膜晶体管的通道长度，且该通道长度小于等于10微米。
Description
技术领域
本发明是关于一种薄膜晶体管及其形成方法与其应用的像素结构。
背景技术
薄膜晶体管液晶显示器(TFT-LCD)主要由薄膜晶体管阵列(TFT array)基板、彩色滤光片(Color Filter)阵列基板和液晶(Liquid Crystal)层所构成，其中薄膜晶体管阵列基板是由复数个以阵列排列的薄膜晶体管以及与每一薄膜晶体管对应配置的一像素电极(Pixel Electrode)而构成复数个像素结构。而上述的薄膜晶体管主要包括栅极、半导体层、源极、漏极与通道，其用来作为液晶显示像素单元的开关元件。
目前液晶显示器的发展目标皆朝向大尺寸、高辉度、高对比度、广视角、以及高色彩饱和度来发展。随者面板尺寸的增大，每一个薄膜晶体管所产生的Ion电流(开启状态下的电流)亦需要随着提高，才能符合大尺寸液晶显示面板的需要。而提升薄膜晶体管Ion电流最直接的方法，就是设法提高薄膜晶体管的通道宽度(W)对通道长度(L)的比值(W/L)。
发明内容
本发明的多个实施方式中，借由在绝缘层的开口中设置分隔物，可以在图案化导体层以形成源极与漏极的过程中，移除分隔物上的光刻胶层并同时保留开口中的光刻胶层，进而在后续程序中，形成距离相近但互相分离的源极与漏极。据此，可以得到通道长度很小的薄膜晶体管。此外，由于有机绝缘层的设置增加栅极与源极之间的间距，进而减小栅极与源极之间耦合电容对薄膜晶体管效能的影响。此外，可以使用两层金属层借由在绝缘层中设置连接孔来搭接制作数据线，以增加数据线与其他的电极层之间的距离，降低耦合电容对信号的影响。
根据本发明的部份实施方式，一种薄膜晶体管包含栅极、栅极介电层、半导体层、绝缘层、分隔物、源极以及漏极。栅极设置于基板上。栅极介电层覆盖栅极。半导体层设置于栅极介电层上。绝缘层覆盖半导体层与栅极介电层，其中绝缘层具有第一开口以及与第二开口，分别对应半导体层设置。分隔物设置于该半导体层上，用以分隔第一与第二开口。源极以及漏极设置于绝缘层上，其中源极通过第一开口电性连接半导体层，漏极通过第二开口电性连接半导体层，源极以及漏极分别位于分隔物的相对两侧。分隔物具有一宽度，该宽度为薄膜晶体管的通道长度，且该通道长度小于等于10微米。
于本发明的多个实施方式中，分隔物与绝缘层的材料相同。
于本发明的多个实施方式中，分隔物与绝缘层的材料不同。
于本发明的多个实施方式中，绝缘层由有机光刻胶材料所组成。
于本发明的多个实施方式中，源极以及漏极其中至少一者不覆盖分隔物的上表面。
于本发明的多个实施方式中，分隔物具有第一高度，第一开口相对于分隔物的另一侧边的绝缘层具有第二高度，其中第一高度小于第二高度。
于本发明的多个实施方式中，源极以及漏极其中该至少一者具有邻接分隔物的一部分，该部分的高度与第一高度的比值为大约5％至大约85％。
于本发明的多个实施方式中，第一高度与第二高度的比值为大约10％至大约89％。
于本发明的多个实施方式中，第一高度与该第二高度的差值为大约0.2微米至大约1.7微米。
根据本发明的部份实施方式，像素结构包含前述的薄膜晶体管、栅极线、第一数据线、第二数据线、连接段以及像素电极。栅极线设置于基板上且电性连接栅极。第一数据线与第二数据线设置于基板上，其中栅极介电层覆盖第一数据线与第二数据线，其中第一数据线与第二数据线分别位于栅极线的相对二侧且彼此分隔。连接段连接第一数据线与第二数据线且电性连接源极。像素电极设置于绝缘层上且电性连接漏极。
于本发明的多个实施方式中，绝缘层与栅极介电层包含第三开口以及第四开口，连接段经第三开口电性连接第一数据线，连接段经第四开口电性连接第二数据线，其中第三开口与第四开口分别位于栅极线的相对二侧。
于本发明的多个实施方式中，像素结构更包含第三绝缘层以及共通电极。第三绝缘层位于绝缘层上。该第三绝缘层位于共通电极与像素电极之间。
根据本发明的部份实施方式，形成薄膜晶体管的方法包含形成栅极于基板上；形成栅极介电层于栅极上；形成半导体层于栅极上方的栅极介电层上；形成绝缘层，覆盖半导体层；于半导体层上方的绝缘层中，形成第一开口以及第二开口；形成分隔第一开口以及第二开口的分隔物，其中分隔物具有第一高度，绝缘层具有第二高度，其中第一高度小于第二高度；以及形成源极以及漏极于绝缘层上，其中源极与漏极分别通过第一开口与第二开口电性连接半导体层，其中源极以及漏极分别位于分隔物的相对两侧。
于本发明的多个实施方式中，形成第一开口以及第二开口的步骤与形成分隔物的步骤同时进行。
于本发明的多个实施方式中，形成第一开口以及第二开口的步骤与形成分隔物的步骤包含对绝缘层进行曝光以及移除部分绝缘层，以形成第一开口、第二开口以及分隔物。
于本发明的多个实施方式中，形成源极以及漏极包含沉积导体层于绝缘层上；以及图案化导体层。
于本发明的多个实施方式中，图案化导体层包含涂布光刻胶层于导体层上，其中光刻胶层至少部分填入第一开口与第二开口；以及以光掩膜对光刻胶层曝光，其中光掩膜具有光掩膜开口对应分隔物。
附图说明
图1为根据本发明的实施方式的像素结构的上视示意图。
图2为根据本发明的实施方式的薄膜晶体管的形成方法的流程图。
图3A至图3C以及图3E至图3I为根据本发明的实施方式的薄膜晶体管于多个形成阶段的的剖面示意图。
图3D为根据本发明的实施方式的薄膜晶体管于形成阶段的的上视示意图。
图4为根据本发明的实施方式的像素结构的剖面示意图。
图5为根据本发明的另一实施方式的薄膜晶体管于形成阶段的的剖面示意图。
图6为根据本发明的再一实施方式的薄膜晶体管于形成阶段的的上视示意图。
图7为沿图1的线B-B的剖面示意图。
其中，附图标记：
100：像素结构
110：基板
112：上表面
120：栅极
130：栅极介电层
140：半导体层
150：绝缘层
152：第一绝缘层
154：第二绝缘层
160：导体层
162：源极
164：漏极
170：共通电极
180：像素电极
190：第三绝缘层
200：第四绝缘层
300：方法
SE：分隔物
SE1：第一部分
SE2：第二部分
TF：薄膜晶体管
GL：栅极线
DL：数据线
DL1：第一数据线 DL2：第二数据线
DLC：连接段
E1、E2：侧壁
O1：第一开口
O2：第二开口
O3：第三开口
O4：第四开口
OC：共通开口
OP：开口
OB：开口
CS：共通电位电极
H1：第一高度
H1’：高度
H2：第二高度
D1：方向
D2：方向
M1、M2：光掩膜
MO1：光掩膜开口
MO2：光掩膜开口
TS1、TS2：上表面
PR：光刻胶层
PS、PD：部分
HS、HD：高度
S1～S7：步骤
A-A：线
B-B：线
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式为之。
图1为根据本发明的实施方式的像素结构100的上视示意图。像素结构100包含基板110、栅极线GL、数据线DL、薄膜晶体管TF以及像素电极180。栅极线GL与数据线DL交错。薄膜晶体管TF包含栅极120、半导体层140、源极162以及漏极164。于本发明的实施方式中，薄膜晶体管TF的源极162以及漏极164分别通过第一开口O1以及第二开口O2电性连接半导体层140的通道区的两端。薄膜晶体管TF的栅极120电性连接栅极线GL，薄膜晶体管TF的源极162连接数据线DL，像素电极180通过开口OP电性连接薄膜晶体管TF的漏极164。以下先介绍薄膜晶体管TF的形成方法300。
图2为根据本发明的实施方式的薄膜晶体管TF形成方法300的流程图，形成薄膜晶体管TF的方法300包含步骤S1～S7。图3A至图3C以及图3E至图3I为根据本发明的实施方式的薄膜晶体管TF于多个形成阶段的的剖面示意图，其中图3I为沿图1的线A-A的薄膜晶体管TF的剖面示意图。图3D为根据本发明的实施方式的薄膜晶体管于形成阶段的的上视示意图。以下参照图2的步骤S1～S7以及对应的图3A至图3I以了解薄膜晶体管TF的形成方法。
首先，参考图3A以及图2的步骤S1，在基板110上依序形成栅极120、栅极介电层130、半导体层140以及绝缘层150。
于此实施方式中，基板110可以是透明基板，其材料可由玻璃、压克力或其他适当材料所组成，栅极120的材料可以是各种适当的导体，例如金属、金属氧化物、有机导电材料或上述的组合，其材料例如可为铜或银。形成栅极120的方法例如先形成第一导体层(未绘示)于基板110上，再对第一导体层进行图案化而形成栅极120，图案化的工艺例如微影与蚀刻。接着，栅极介电层130形成于栅极120上，栅极介电层130的材料可以是各种合适的介电材料，例如氧化硅或氮氧化硅。于此实施方式中，半导体层140形成于栅极120上方的栅极介电层130上，并进行图案化，半导体层140的材料可以是非晶硅、多晶硅或是氧化物半导体材料，例如氧化铟镓锌(Indium-Gallium-Zinc Oxide；IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide；IZO)、氧化镓锌(Gallium-Zinc Oxide；GZO)、氧化锌锡(Zinc-Tin Oxide；ZTO)或氧化铟锡(Indium-Tin Oxide；ITO)。然而，本发明不限于此，在其他实施例中，半导体层140的材质也可以包括多晶硅、非晶硅或其他适合的材料。
接着，形成绝缘层150覆盖半导体层140。在形成绝缘层150的过程中，可先形成第一绝缘层152覆盖半导体层140，再形成第二绝缘层154，第二绝缘层154覆盖第一绝缘层152。至此，绝缘层150包含第一绝缘层152以及第二绝缘层154。于此实施方式中，第二绝缘层154的厚度大于第一绝缘层152的厚度，以利于后续的工艺。举例而言，于部分实施方式中，第一绝缘层152的厚度为2000埃至6000埃，第二绝缘层154的厚度为1微米至3微米。
于本发明的多个实施方式中，第一绝缘层152可以使用一般适当的绝缘材料，而不考虑其蚀刻选择性。于其他实施方式中，第一绝缘层152选用对于半导体层140与第二绝缘层154的蚀刻程序有较佳蚀刻选择性的材料，例如氧化硅或氮氧化硅等。于本发明的多个实施方式中，第二绝缘层154由适当绝缘材料所组成，例如有机绝缘材料、无机绝缘材料等等。于本实施方式中，第二绝缘层154由有机光刻胶材料所组成。应注意到，于其他实施方式中，第二绝缘层154可以不是由光刻胶材料所组成。
其后，参考图3B以及图2的步骤S2，以光掩膜M1为罩幕对绝缘层150进行曝光，具体而言，是对第二绝缘层154进行曝光。于此，光掩膜M1包含至少二个光掩膜开口MO1，对应半导体层140的相对两端。有鉴于光线绕射的因素且光强度随着距离逐渐衰减，光掩膜M1对第二绝缘层154的曝光强度将会呈现类似钟状的形状，即愈靠近光掩膜开口MO1中间的光线强度愈高，愈远离光掩膜开口MO1中间的光线强度愈低。于本发明的部分实施方式中，光掩膜开口MO1之间具有间距G1，间距G1使经过光掩膜开口MO1至绝缘层150的光线至少部分重迭，而造成绝缘层150中对应于两光掩膜开口MO1之间的第二绝缘层154的一部分154P也受到来自两个光掩膜开口MO1的少量曝光，而使经曝光的第二绝缘层154’在半导体层140的通道区上具有较薄的曝光部分154P且在半导体层140的两端且对应于两光掩膜开口MO1之处具有较厚的曝光部分。举例而言，间距G1的长度由于工艺限制一般大于2um，另由于设计使用上的需求一般会小于等于10um。
接着，同时参考图3C、图3D以及图2的步骤S3，移除部分绝缘层150。于此，先移除经曝光的第二绝缘层154’(参考图3B)，再以第二绝缘层154为硬式屏蔽，以蚀刻方法移除下方的部分第一绝缘层152。于此，可以以蚀刻方式移除经曝光的第二绝缘层154’(参考图3B)，此时以第一绝缘层152作为该蚀刻步骤的蚀刻停止层。如此一来，于半导体层140上方的绝缘层150中，形成第一开口O1、第二开口O2以及分隔物SE，其中分隔物SE包含第一部分SE1与第二部分SE2，第一部分SE1的材料与第一绝缘层152的材料相同，第二部分SE2的材料与第二绝缘层154的材料相同。于此，第一开口O1与第二开口O2沿方向D1排列，分隔物SE用以分隔第一开口O1以及第二开口O2，其中分隔物SE可连接绝缘层150。举例而言，分隔物SE可于方向D2上连接绝缘层150，如图3D所示。于此，方向D1垂直于方向D2。
于本发明的部分实施方式中，第一开口O1与第二开口O2的位置会决定半导体层140的通道长度(channel length)。具体而言，第一开口O1与第二开口O2于方向D1上的距离L1为半导体层140的通道长度。换句话说，分隔物SE于方向D1上的宽度(即距离L1)为半导体层140的通道长度。于本实施方式中，通道长度小于等于10微米，较佳小于等于5微米。
于本实施方式中，为了尽可能地缩短半导体层140的通道长度，尽可能地缩小光掩膜M1的间距G1(参考图3B)，以降低第一开口O1与第二开口O2于方向D1上的距离L1。如此一来，被缩小的间距G1(参考图3B)造成绝缘层150中的一部分154P(参考图3B)受到来自两个光掩膜开口MO1的少量曝光，而使得形成的分隔物SE的高度比绝缘层150的高度更低。
举例而言，请参阅图3C，分隔物SE具有第一高度H1，第一开口O1相对于分隔物SE的另一侧边的绝缘层150具有第二高度H2，其中第一高度H1小于第二高度H2。具体而言，第一高度H1是从基板110的上表面112至分隔物SE的上表面TS1的顶端的距离，第二高度H2是从基板110的上表面112至第一开口O1(或第二开口O2)相对于分隔物SE的另一侧边的绝缘层150的上表面TS2的顶端的距离。于部分实施方式中，第一高度H1与第二高度H2的比值为大约10％至大约89％，以较佳地缩短半导体层140的通道长度。于本发明的多个实施方式中，第一高度H1与该第二高度H2的差值为大约0.2微米至大约1.7微米。此外，由于前述的钟状的曝光形状，分隔物SE的上表面TS1由上表面中央往第一开口O1以及第二开口O2两侧逐渐降低。换句话说，分隔物SE的上表面TS1并不平坦。
于此，所称分隔物SE的上表面TS1是指分隔物SE的与水平方向(例如平行于基板110的上表面112者)的夹角在适当角度以内的部分表面，该适当角度可为30度。举例而言，分隔物SE的表面与水平方向(例如平行于基板110的上表面112者)的夹角大于30度的部分表面被视为是分隔物SE的侧壁E1、E2，亦即，在高度H1’以下的分隔物SE的表面为侧壁E1、E2，而在高度H1’以上的分隔物SE的表面为上表面TS1。
应了解到，虽然在此第一开口O1以及第二开口O2是与分隔物SE一同形成，且分隔物SE与绝缘层150的材料至少部分相同，但不应以此限制本发明的范围。
其后，参考图3E以及图2的步骤S4，沉积一导体层160于绝缘层150上。导体层160填入第一开口O1与第二开口O2中，以连接半导体层140两端。
接着，参考图3F以及图2的步骤S5，涂布光刻胶层PR于导体层160上，其中光刻胶层PR至少部分填入第一开口O1与第二开口O2。于此，光刻胶层PR可以涂布方式形成于导体层160上，例如旋涂法，而使得在第一开口O1与第二开口O2中的光刻胶层PR的厚度PH1大于在第一开口O1与第二开口O2之外的光刻胶层PR的厚度PH2。举例而言，在第一开口O1与第二开口O2中的光刻胶层PR的厚度PH1大于在分隔物SE上的光刻胶层PR的厚度。
参考图3G以及图2的步骤S6，以光掩膜M2为罩幕对光刻胶层PR曝光，形成经曝光的光刻胶层PR’。于此，光掩膜M2具有至少对应分隔物SE的光掩膜开口MO2以及其他图案开口。有鉴于在第一开口O1与第二开口O2中的光刻胶层PR的厚度大于在分隔物SE上的光刻胶层PR的厚度，至少部分位于第一开口O1与第二开口O2中的光刻胶层PR不会被此曝光影响。
同时参考图3G、图3H以及图2的步骤S7，移除经曝光的光刻胶层PR’，这时会露出分隔物SE上方的导体层160以及其他部分导体层160，剩余的光刻胶层PR覆盖于部分导体层160上并填入第一开口O1与第二开口O2。于此，可以剩余的光刻胶层PR为硬式屏蔽，借由例如蚀刻等方式移除部分导体层160，这时因为第一开口O1与第二开口O2中还有光刻胶层PR可以保护开口内的导体层160，于是，对导体层160进行蚀刻工艺之后将可保留第一开口O1与第二开口O2中的部分导体层160，以分别形成源极162与漏极164。其后，再移除所有光刻胶层PR。
换句话说，有鉴于在第一开口O1与第二开口O2中的光刻胶层PR的厚度PH1(参照图3F)大于在分隔物SE上的光刻胶层PR的厚度PH2(参照图3F)，可以在不移除第一开口O1与第二开口O2中的光刻胶层PR的情况下，移除至少部分分隔物SE上的光刻胶层PR’，而于后续蚀刻中蚀刻分隔物SE上的导体层160，进而在分隔物SE的相对两侧分别形成源极162与漏极164。源极162与漏极164分别通过第一开口O1与第二开口O2电性连接半导体层140。
于部分实施方式中，源极162以及漏极164分别覆盖分隔物SE的相对二侧壁E1、E2。于工艺有偏移时或设计上有需要时，源极162以及漏极164其中至少一者不覆盖分隔物SE的上表面TS1，以使源极162以及漏极164分隔开来。
举例而言，光掩膜开口MO2于方向D1上的宽度W1稍大于分隔物SE于方向D1上的宽度L1(即第一开口O1与第二开口O2于方向D1上的距离L1，亦即半导体层140的通道长度)，以确保完全曝光在分隔物SE上的光刻胶层PR，此时，后续形成的源极162以及漏极164皆不覆盖分隔物SE的上表面TS1。
或者，于其他实施方式中，当曝光机台具有较高精准度时，可以设计光掩膜开口MO2于方向D1上的宽度W1稍小于分隔物SE于方向D1上的宽度(即第一开口O1与第二开口O2于方向D1上的距离L1，亦即半导体层140的通道长度)，此时源极162以及漏极164可以形成于分隔物SE的部分上表面TS1但仍维持不互相连接。
请参阅图3H，于本发明的多个实施方式中，为了确保源极162与漏极164不互相连接的情况下尽可能缩减半导体层140的通道长度，源极162具有邻接分隔物SE的部分PS，该部分PS的高度HS与分隔物SE的第一高度H1的比值为大约5％至大约85％。或者，漏极164具有邻接分隔物SE的部分PD，该部分PD的高度HD与第一高度H1的比值为大约5％至大约85％。于此，高度HS是从基板110的上表面112至源极的部分PS的顶端的距离，高度HD是从基板110的上表面112至漏极的部分PD的顶端的距离。
参考图3I，可以选择设置第三绝缘层190，以保护源极162与漏极164。第三绝缘层190可以是平坦层，其由适当的绝缘材料所形成。
如此一来，完成本发明的薄膜晶体管TF的工艺。本发明的部分实施方式的薄膜晶体管TF包含栅极120、栅极介电层130、半导体层140、绝缘层150、分隔物SE、源极162以及漏极164。栅极120设置于基板110上，栅极介电层130覆盖栅极120，半导体层140设置于栅极120上方的栅极介电层130上。绝缘层150覆盖半导体层140与栅极介电层130，其中绝缘层150包含分隔物SE并具有第一开口O1以及第二开口O2，第一开口O1与第二开口O2对应半导体层140的相对两端设置，分隔物SE位于半导体层140上用以分隔第一开口O1与第二开口O2。源极162以及漏极164设置于绝缘层150上，其中源极162通过第一开口O1电性连接半导体层140，漏极164通过第二开口O2电性连接半导体层140，源极162以及漏极164分别位于分隔物SE的相对两侧。
于本发明的部分实施方式中，薄膜晶体管TF可以配置于显示主动区的像素结构中。本发明的部分实施方式中，像素结构可选用边缘电场切换型液晶显示面板为范例，但不以此为限，例如也可选用扭转向列型(Twisted Nematic,TN)、垂直配向(VerticalAlignment,VA)、双折射率控制效应(Electrically Controlled Birefringence,ECB)液晶显示面板或其它各种类型的显示面板。于边缘电场切换型模式时，可于薄膜晶体管TF上更包括共通电极170和第四绝缘层200，请参阅图4。
图4为根据本发明的部分实施方式的像素结构100的剖面示意图。同时参考图3I与图4。与前述实施方式相较，本实施方式的像素结构100更包含共通电极170以及第四绝缘层200。共通电极170设置于第三绝缘层190上，第三绝缘层190、绝缘层150以与门极介电层130共同具有共通开口OC，共通电极170通过共通开口OC电性连接共通电位电极CS。第四绝缘层200设置于第三绝缘层190与共通电极170上，像素电极180设置于第四绝缘层200上，第三绝缘层190与第四绝缘层200共同具有开口OP，像素电极180通过开口OP电性连接漏极164。第四绝缘层200可以是平坦层。
在此，像素电极180具有狭缝图案，且以像素电极180在上、共通电极170在下形成平行电场，进而控制液晶层的运作。当然不应以此限制本发明的范围，于其他实施方式中，亦可配置共通电极170具有狭缝图案，以共通电极170在上、像素电极180在下以形成平行电场。或者，共通电极170与像素电极180可皆具有狭缝图案，且配置于同层以形成平行电场。再于其他实施方式中，可以仅设置像素电极180不设置共通电极170，而以垂直电场控制液晶层的运作。
于此，以薄膜晶体管TF设置于主动区为例，来说明薄膜晶体管TF的应用于像素结构100中的结构。应了解到，不应以此限制本发明的范围，于部分其他实施方式中，薄膜晶体管TF可以设置于显示面板的周边区。于本发明的部分实施方式中，薄膜晶体管TF具有通道长度很小(例如小于5微米)的优点，当薄膜晶体管TF设置于周边区，在维持相同电流的设计之下，由于电流正比于晶体管的通道宽度/通道长度(W/L)，因此，可以进一步设计降低薄膜晶体管TF的通道宽度，而缩小薄膜晶体管TF的分布范围。藉此，可以缩小显示面板的周边区的范围，达到窄边框的设计。
图5为根据本发明的另一实施方式的薄膜晶体管于形成阶段的的剖面示意图。本实施方式与前述图3A至图3I的实施方式相似，差别在于：本实施方式中，绝缘层150可以仅包含第二绝缘层154，而不设置第一绝缘层152。如此一来，于部分实施方式中，绝缘层150整体由同一材料所组成。举例而言，绝缘层150整体可由光刻胶材料所组成。本实施方式的其他细节大致如前所述，在此不再赘述。
图6为根据本发明的再一实施方式的薄膜晶体管于形成阶段的的上视示意图。本实施方式与前述图3A至图3I的实施方式相似，差别在于：本实施方式中，第一开口O1以及第二开口O2与分隔物SE并非一同形成。于本实施方式中，不采用图3B至图3D与图1的步骤S2，而是先在绝缘层150形成足以露出半导体层140两端的一个开口OB，再于该开口OB中形成分隔物SE，分隔物SE将开口OB分割成第一开口O1以及第二开口O2。此时，分隔物SE与绝缘层150的材料可以不同。且，绝缘层150可以不包含光刻胶材料，而单纯以蚀刻方式形成足以露出半导体层140两端的开口OB。应了解到，使用此实施方式时，分隔物SE的第一高度H1(未绘示，参考图3B)不一定要小于绝缘层150的第二高度H2(未绘示，参考图3B)。本实施方式的其他细节大致如前所述，在此不再赘述。
图7为沿图1的线B-B的剖面示意图。同时参考图1与图7。于本实施方式中，栅极线GL设置于基板110上且电性连接栅极120。数据线DL包含第一数据线DL1、第二数据线DL2以及连接段DLC。第一数据线DL1与第二数据线DL2设置于基板110上，其中栅极介电层130覆盖至少部分第一数据线DL1与第二数据线DL2，其中第一数据线DL1与第二数据线DL2分别位于栅极线GL的相对二侧且彼此分隔。连接段DLC设置于绝缘层150上。绝缘层150与栅极介电层130包含第三开口O3以及第四开口O4，连接段DLC经第三开口O3电性连接第一数据线DL1，连接段DLC经第四开口O4电性连接第二数据线DL2，其中第三开口O3与第四开口O4分别位于栅极线GL的相对二侧。
于此，第一数据线DL1、第二数据线DL2、共通电位电极CS、栅极线GL以与门极120由同一图案化金属层形成。换句话说，第一数据线DL1、第二数据线DL2以与门极线GL的材料与厚度实质相同。连接段DLC、源极162以及漏极164由同一图案化金属层形成。换句话说，连接段DLC、源极162以及漏极164的材料与厚度实质相同。据此，可以降低数据线DL与其他电极层之间的耦合电容。
本发明的多个实施方式中，借由在绝缘层的开口中设置分隔物，可以在图案化导体层以形成源极与漏极的过程中，移除分隔物上的光刻胶层并同时保留开口中的光刻胶层，进而在后续程序中，形成距离相近但互相分离的源极与漏极。据此，可以得到通道长度很小(例如小于5微米)的薄膜晶体管。此种薄膜晶体管可以设计于显示面板的主动区或周边区，当设计于周边区时，可以达到窄边框的效果。此外，由于有机绝缘层的设置增加栅极与源极之间的间距，进而减小栅极与源极之间耦合电容对薄膜晶体管效能的影响。此外，可以使用两层金属层借由在绝缘层中设置连接孔来搭接制作数据线，以增加数据线与其他的电极层之间的距离，降低耦合电容对信号的影响。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
Claims (16)
1.一种薄膜晶体管，其特征在于，包含：
一栅极，设置于一基板上；
一栅极介电层，覆盖该栅极；
一半导体层，设置于该栅极介电层上；
一绝缘层，覆盖该半导体层与该栅极介电层，其中该绝缘层具有一第一开口以及一第二开口，对应该半导体层设置；
一分隔物，设置于该半导体层上，用以分隔该第一开口以及该第二开口；以及
一源极以及一漏极，设置于该绝缘层上，其中该源极通过该第一开口电性连接该半导体层，该漏极通过该第二开口电性连接该半导体层，其中该源极以及该漏极分别位于该分隔物的相对两侧，
其中，该分隔物具有一宽度，该宽度为该薄膜晶体管的一通道长度，且该通道长度小于等于10微米；
该分隔物具有一第一高度，该第一开口相对于该分隔物的另一侧边的该绝缘层具有一第二高度，其中该第一高度小于该第二高度。
2.根据权利要求1所述的薄膜晶体管，其特征在于，该分隔物与该绝缘层的材料相同。
3.根据权利要求1所述的薄膜晶体管，其特征在于，该分隔物与该绝缘层的材料不同。
4.根据权利要求1所述的薄膜晶体管，其特征在于，该绝缘层由一有机光刻胶材料所组成。
5.根据权利要求1所述的薄膜晶体管，其特征在于，该源极以及该漏极其中至少一者不覆盖该分隔物的一上表面。
6.根据权利要求1所述的薄膜晶体管，其特征在于，该源极以及该漏极其中该至少一者具有邻接该分隔物的一部分，该部分的高度与该第一高度的比值为5％至85％。
7.根据权利要求1所述的薄膜晶体管，其特征在于，该第一高度与该第二高度的比值为10％至89％。
8.根据权利要求1所述的薄膜晶体管，其特征在于，该第一高度与该第二高度的差值为0.2微米至1.7微米。
9.一种像素结构，其特征在于，包含：
权利要求1所述的薄膜晶体管；
一栅极线，设置于该基板上且电性连接该栅极；
一第一数据线与一第二数据线，设置于该基板上，其中该栅极介电层覆盖该第一数据线与该第二数据线，其中该第一数据线与该第二数据线分别位于该栅极线的相对二侧且彼此分隔；
一连接段，连接该第一数据线与该第二数据线且电性连接该源极；以及
一像素电极，设置于该绝缘层上且电性连接该漏极。
10.根据权利要求9所述的像素结构，其特征在于，该绝缘层与该栅极介电层包含一第三开口以及一第四开口，该连接段经该第三开口电性连接该第一数据线，该连接段经该第四开口电性连接该第二数据线，其中该第三开口与该第四开口分别位于该栅极线的相对二侧。
11.根据权利要求9所述的像素结构，其特征在于，更包含：
一第三绝缘层，位于该绝缘层上；以及
一共通电极，其中该第三绝缘层位于该共通电极与该像素电极之间。
12.一种形成薄膜晶体管的方法，其特征在于，包含：
形成一栅极于一基板上；
形成一栅极介电层于该栅极上；
形成一半导体层于该栅极上方的该栅极介电层上；
形成一绝缘层，覆盖该半导体层；
于该半导体层上方的该绝缘层中形成一第一开口以及一第二开口；
形成分隔该第一开口以及该第二开口的一分隔物，其中该分隔物具有一第一高度，该绝缘层具有一第二高度，其中该第一高度小于该第二高度；以及
形成一源极以及一漏极于该绝缘层上，其中该源极与该漏极分别通过该第一开口与该第二开口电性连接该半导体层，其中该源极以及该漏极分别位于该分隔物的相对两侧。
13.根据权利要求12所述的形成薄膜晶体管的方法，其特征在于，形成该第一开口以及该第二开口的步骤与形成该分隔物的步骤同时进行。
14.根据权利要求13所述的形成薄膜晶体管的方法，其特征在于，形成该第一开口以及该第二开口的步骤与形成该分隔物的步骤包含：
对该绝缘层进行曝光；以及
移除部分该绝缘层，以形成该第一开口、该第二开口以及该分隔物。
15.根据权利要求12所述的形成薄膜晶体管的方法，其特征在于，形成该源极以及该漏极包含：
沉积一导体层于该绝缘层上；以及
图案化该导体层。
16.根据权利要求15所述的形成薄膜晶体管的方法，其特征在于，图案化该导体层包含：
涂布一光刻胶层于该导体层上，其中该光刻胶层至少部分填入该第一开口与该第二开口；以及
以一光掩膜对该光刻胶层曝光，其中该光掩膜具有一光掩膜开口对应该分隔物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106115170A TWI613496B (zh) | 2017-05-08 | 2017-05-08 | 薄膜電晶體及其形成方法與應用其之畫素結構 |
| TW106115170 | 2017-05-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107359204A CN107359204A (zh) | 2017-11-17 |
| CN107359204B true CN107359204B (zh) | 2020-04-07 |
Family
ID=60291791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710550240.2A Active CN107359204B (zh) | 2017-05-08 | 2017-07-07 | 薄膜晶体管及其形成方法与应用其的像素结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107359204B (zh) |
| TW (1) | TWI613496B (zh) |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4593094B2 (ja) * | 2003-08-21 | 2010-12-08 | 日本電気株式会社 | 液晶表示装置及びその製造方法 |
| CN104035239A (zh) * | 2014-05-08 | 2014-09-10 | 京东方科技集团股份有限公司 | 一种基板及显示器件 |
-
2017
- 2017-05-08 TW TW106115170A patent/TWI613496B/zh active
- 2017-07-07 CN CN201710550240.2A patent/CN107359204B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN107359204A (zh) | 2017-11-17 |
| TW201843515A (zh) | 2018-12-16 |
| TWI613496B (zh) | 2018-02-01 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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