CN107316604A - 一种led显示屏单元板的并行总线装置 - Google Patents

Abstract

本发明公开了一种LED显示屏单元板的并行总线装置，包括最高位地址总线和最低位地址总线、同步控制器、地址计数器和内部地址总线；最低位地址总线和最高位地址总线分别与同步控制器的两个输入端相连；同步控制器的输出端和最低位地址总线的输出端分别与地址计数器的两个输入端相连；地址计数器通过内部地址总线与后续的译码输出电路相连。本发明用两根地址总线代替了传统并行总线，减少了由于地址线总线和串接单元板数量过多导致的较大相位差，从而保证了输出信号的准确性，增强了控制效果，同时降低了成本。

Description

一种LED显示屏单元板的并行总线装置

技术领域

本发明涉及数字通讯领域，特别涉及一种LED显示屏单元板的并行总线装置。

背景技术

生活中随处可见的LED显示屏起始是由多个单元板串接组成的，在LED显示屏内部的并行总线传输的具体实施中，往往由于多级单元板的串接导致输出信号不准影响正常工作。这是因为单元板需要多条(例如5条)行地址总线，每条行地址总线与一条中继放大电路相连。而相邻的两单元板间的信号流通是由前一单元板的输入信号是通过行地址总线经由中继放大电路放大并传送给后一单元板的输入端，故每相邻的两单元板间都会由5条中继放大电路连接。由于中继放大对每个输入信号都会造成微小的相位差，所以本应同步的5条行地址总线间会出现相位差，而当串接的LED单元板比较多时，相位差得到累加，势必造成五条行地址总线间的相位差比较明显。

如图1所示，图1为LED显示屏单元板并行总线架构示意图。A[0]～A[N-1]为第一级单元板的输入信号，Y1[J-1：0]为第一级单元板显示译码的输出信号，B[0]～B[N-1]为第二级单元板的输入信号，Y2[J-1，0]为第二级单元板显示译码的输出信号。其中，第一级单元板的输入信号A[0]～A[N-1]经中继放大电路放大后传输给第二级单元板作为第二级单元板的输入信号。

现有技术中单元板间的并行总线传输需要三条以上地址总线，如图1所示，故多条行地址总线间明显的相位差会导致行电压输出之间出现相位差，从而使单元板控制效果差甚至影响显示屏的正常工作；另外，多条地址总线需要多个中继放大电路，导致整体成本较高。

如何减少降低单元板之间的相位差，进而提高控制效果并降低生产成本是本领域技术人员目前需要解决的技术问题。

发明内容

本发明的目的是提供一种LED显示屏单元板的并行总线装置，采用两条输入总线的结构，增强了总线输出的准确性，降低了整体成本。

为解决上述技术问题，本发明提供一种LED显示屏单元板的并行总线装置，包括最高位地址总线和最低位地址总线、同步控制器、地址计数器和内部地址总线；

所述最低位地址总线和所述最高位地址总线分别与所述同步控制器的两个输入端相连；所述同步控制器的输出端和所述最低位地址总线的输出端分别与所述地址计数器的两个输入端相连；所述地址计数器通过内部地址总线与后续的译码输出电路相连；

所述同步控制器，用于捕获所述最高位地址总线的输出信号的周期临界点的变化沿，并对整个所述单元板进行逻辑清零操作；

所述地址计数器，用于依据所述同步控制器的输出信号确定周期的起始位置，并依据所述最低位地址总线输出信号计算剩余位地址总线的信号，得到标准并行总线时序信号。

优选地，所述最高位地址总线和最低位地址总线为行输入地址总线。

优选地，所述译码输出电路包括地址译码器和与所述地址译码器输出端相连的行输出总线；

所述地址译码器的输入端作为所述译码输出电路的输入端；

所述行输出总线作为所述译码输出电路的输出端。

优选地，所述最高位地址总线的信号的周期临界点的变化沿为下降沿；

所述最低位地址总线的输出信号在每周期的起始变化沿也为下降沿，所述地址计数器在所述最低位地址总线的输出信号的每一个变化沿进行一次计数操作。

本发明提供了一种LED显示屏单元板并行总线的装置，将多条地址总线简化为最高位和最低位两条地址总线，通过捕获最高位地址总线的信号的周期临界点的变化沿，对整个单元板进行逻辑清零操作，并依据同步控制器的输出信号控制周期的起始位置，并依据最低位地址总线输入信号计算剩余地址总线的信号，得到标准并行总线时序信号。由于用两根地址总线代替了传统并行总线，减少了由于地址线总线和串接单元板数量过多导致的较大相位差，从而保证了输出信号的准确性，增加了控制效果，同时降低了成本；并且本发明恢复了标准并行总线时序信号，仅用两条地址总线就实现了传统多条地址总线的功能。

附图说明

为了更清楚的说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下述中描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为LED显示屏单元板并行总线架构示意图；

图2为本发明提供的一种LED显示屏单元板的并行总线装置的结构示意图；

图3为本发明提供的一种LED显示屏单元板的并行总线装置的地址总线的输入信号时序图；

图4为本发明提供的一种同步控制器的结构示意图；

图5为本发明提供的一种同步控制器中各个节点的波形变化时序图。

具体实施方式

本发明的核心是提供一种LED显示屏单元板的并行总线装置，采用两条输入总线的结构，增强总线输出的准确性，提高控制效果并降低整体成本。

为了使本技术领域的技术人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。

本发明提供一种LED显示屏单元板的并行总线装置。参照图2，图2为本发明提供的LED显示屏单元板并行总线装置的结构示意图，该并行总线装置包括最高位地址总线A[N-1]和最低位地址总线A[0]、同步控制器1、地址计数器2和内部地址总线3；

其中，最高位地址总线A[N-1]和最低位地址总线A[0]为行地址总线，当然也可为列地址总线。

其中，N为传统并行总线传输所需的标准总线数。

最低位地址总线A[0]和最高位地址总线A[N-1]分别与同步控制器1的两个输入端相连；同步控制器1的输出端和最低位地址总线A[0]的输出端分别与地址计数器2的两个输入端相连；地址计数器2通过内部地址总线3与后续的译码输出电路相连；

同步控制器1，用于捕获最高位地址总线A[N-1]输出信号的周期临界点的变化沿，并对整个单元板进行逻辑清零操作；

地址计数器2，用于依据同步控制器1的输出信号确定周期的起始位置，并依据最低位地址总线A[0]输出信号计算剩余位地址总线的信号，得到标准并行总线时序信号；

同步控制器1的输出端通过同步控制器1输出连接地址计数器2，地址计数器2的输出端通过内部地址总线3连接译码输出电路。

其中，LED显示屏，一般采用的是顺序制显示，由A[N-1:0]控制输出Y[0]→Y[1]→Y[2]→…Y[K-1]→Y[0]→…,按顺序循环输出，当达到Y[K-1]最高显示行后，再转向第一行Y[0],其中K不一定是2^N,如N＝5，只要K小于等于32就可以，如K＝30，即30行输出。

可以理解的是，N代表总线宽度，如5bits的总线，表述方法为A[4:0],其中最高位为A[4]，最低位为A[0]；相对应所控制的最大的输出Y为32，Y的表示为Y[31:0]；也就是Y[0]＝“00000”，Y[1]＝“00001”……Y[31]＝“11111”。当然，以上仅为一种具体实现方式，N的具体数值本发明不作限定。

同时，在LED并行总线传输中常用Y[J-1：0]表示共有J行的总线输出；行输出总线5一般为电压源输出；

其中，J＝2^N；例如，A[4:0]可控制2^5＝32行电压源输出；传统并行总线中需要的标准总线数为两条以上，包括A[4:0]所代表的5条，当然，在本发明中，对需要输出控制的总线数量不做限制，亦不对传统并行总线的数量加以限定。

在此需要说明的是，本发明只采用地址总线中的最高位地址总线A[N-1]和最低位地址总线A[0]两条地址总线，而省略了传统并行总线中的剩余地址总线A[1]→A[N-2]。

其中，译码输出电路包括地址译码器4和与地址译码器4输出端相连的行输出总线5；

地址译码器4的输入端作为译码输出电路的输入端；

行输出总线5作为译码输出电路的输出端。

为进一步了解本装置的工作原理，需参照图3，图3为该种并行总线装置地址总线的输入信号时序图。

如图3所示，Y[n]输出受到A[N-1:0]的总线控制，并严格遵循n＝A[N-1:0],即每次输出行n的值等于A[N-1:0]的二进制值，A[N-1:0]的全部输入为逻辑“0”时表示Y[0]输出，当A[N-1:0]＝(K-1)时,Y[K-1]行为最高数值行输出；当Y[K-1]输出后，下一行为Y[0]输出，此刻A[N-1:0]＝”00..00”，因此在Y[K-1]→Y[0]时，A[N-1]会产生一个同步变化沿，如图3所示的下降沿6。

进一步说明，最高位地址总线A[N-1]的信号的周期临界点的变化一般沿为下降沿；但也不排除周期临界点的变化为上升沿的情况。可以理解的是，在顺序制计数中：即从最小到最大的计数顺序，二进制为：00000→00001→00010→…→11110→11111→00000→…,这中情形是最高位为下降沿变化，完成一个周期；在倒序制计数中：从最大到最小的倒数计数，二进制为：11111→11110→11101→…→00001→00000→11111→,这样最高位的变化是从低到高，为上升沿。

同步控制器1将捕获图3中最高位地址总线A[N-1]的下降沿6，同步控制器1控制单元板内所有的位均为逻辑”0”,包括同步控制器1的输出对地址计数器2的清零，以及内部地址总线3的值置零。请参见图4，图4为本发明提供的一种同步控制器的结构示意图。图5为本发明提供的一种同步控制器中各个节点的波形变化时序图这些节点包括A[N-1],A[0],ANB,AB0，AX,SYNC_CLR,ADX。

地址计数器2依据同步控制器1的输出信号确定最低位地址总线A[0]周期的起始位置，并依据最低位地址总线A[0]的输出信号计算剩余位地址总线的信号。

其中，由于传统LED显示屏单元板的并行总线传输中，A[0]至A[N-1]的信号都是具有固定周期且占空比为50％的方波，且每两个相邻信号的周期之间具有一定的规律。地址计数器2即根据相应的规律计算出剩余位地址的信号。

在本发明的第一种具体实施方式中，最低位地址总线A[0]的输出信号在每周期的起始变化沿也为下降沿，地址计数器2在最低位地址总线A[0]的输出信号的每一个变化沿进行一次计数操作。参见图3中的下降沿8。

在此需要说明的是，本发明对最低位地址总线A[0]的输出信号在每周期的起始变化沿不做限定，故该变化沿也可以为上升沿。

本发明提供了的LED显示屏单元板并行总线的装置，将多条地址总线简化为最高位和最低位两条地址总线，通过捕获最高位地址总线的信号的周期临界点的变化沿，对整个单元板进行逻辑清零操作，并依据同步控制器的输出信号控制周期的起始位置，并依据最低位地址总线输入信号计算剩余地址总线的信号，得到标准并行总线时序信号。由于用两根地址总线代替了传统并行总线，减少了由于地址线总线和串接单元板数量过多导致的较大相位差，从而保证了输出信号的准确性，增加了控制效果，同时降低了成本；并且本发明恢复了标准并行总线时序信号，仅用两条地址总线就实现了传统多条地址总线的功能。

以上对本发明所提供的LED显示屏单元板的并行总线装置进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (4)

1.一种LED显示屏单元板的并行总线装置，其特征在于，包括最高位地址总线和最低位地址总线、同步控制器、地址计数器和内部地址总线；

所述最低位地址总线和所述最高位地址总线分别与所述同步控制器的两个输入端相连；所述同步控制器的输出端和所述最低位地址总线的输出端分别与所述地址计数器的两个输入端相连；所述地址计数器通过内部地址总线与后续的译码输出电路相连；

所述同步控制器，用于捕获所述最高位地址总线的输出信号的周期临界点的变化沿，并对整个所述单元板进行逻辑清零操作；

所述地址计数器，用于依据所述同步控制器的输出信号确定周期的起始位置，并依据所述最低位地址总线输出信号计算剩余位地址总线的信号，得到标准并行总线时序信号。

2.根据权利要求1所述的装置，其特征在于，所述最高位地址总线和最低位地址总线为行输入地址总线。

3.根据权利要求2所述的装置，其特征在于，所述译码输出电路包括地址译码器和与所述地址译码器输出端相连的行输出总线；

所述地址译码器的输入端作为所述译码输出电路的输入端；

所述行输出总线作为所述译码输出电路的输出端。

4.根据权利要求3所述的装置，其特征在于，所述最高位地址总线的信号的周期临界点的变化沿为下降沿；

所述最低位地址总线的输出信号在每周期的起始变化沿也为下降沿，所述地址计数器在所述最低位地址总线的输出信号的每一个变化沿进行一次计数操作。