CN2750409Y - 用于发光二极管显示屏的单元存储控制器 - Google Patents

Abstract

本实用新型公开了一种用于发光二极管显示屏的单元存储控制器，包括相位校正及驱动器、地址计数器、行处理电路、列处理电路和与门。行处理电路和列处理电路的输出经与门实现“与”逻辑产生使能信号，控制地址计数器和单元存储器的使能。本实用新型的优势在于；显示单元串行级联，通过单元电路板上的二进制编码开关，可获得显示单元的定位信息，保证所有显示单元能够提取正确的数据，确保显示图像内容的正确性。对输入的信号进行相位校正，并输出驱动后续单元电路板，适用于远距离(几十米)传输，显示单元可以像积木一样拼接成LED屏，LED屏体可以做得很大。

Description

用于发光二极管显示屏的单元存储控制器

                             技术领域

本实用新型属于发光二极管(LED)显示屏技术领域，特别涉及一种用于LED屏的单元存储控制技术。

                             背景技术

由于LED显示屏具有色彩鲜艳、亮度高、寿命长、工作稳定可靠等优点，在许多行业都得到了广泛的应用，如在车站、码头、商场、银行等公共场所将LED显示屏用于信息发布。

一块LED屏存在数以百万计的LED，这些LED直接与驱动芯片连接，驱动芯片普遍采用串并转换芯片，驱动芯片以级联方式联接，如果全屏的驱动芯片级联成一串，数据传输是如此缓慢，以至无法工作。解决方法是把屏分成多个显示单元，单元内数据是串行传送的，单元之间则是并行传送的。对于室内屏，一个显示单元往往是几行或几列，对于室外屏，为了便于安装，一般采用箱体结构，如图1所示，一个箱体就是一个显示单元，单元内的像素数为p×q(p、q为8的倍数)，q为行数，p为每行的像素数。例如，可取32×16(共512点)、64×40(共2560点)等，一个LED屏一般由几十个甚至上百个显示单元组成。

为了实现正确显示，必须将一帧图像数据正确地分配到相应的显示单元内，由于LED屏体面积大，边长小的几米，大的十几米甚至几十米，数据的正确传输是一个难题。显然不可能采用并行的方法，即数据同时输送到所有显示单元，这样做至少存在两个缺点：一是接线过多不便于安装，二是信号的扇出数巨大，负载电容大，几乎不可能正确传输。数据的传输应该采用串行级联方式。

                             发明内容

本实用新型的目的在于提供一种用于发光二极管显示屏的单元存储控制器。该单元存储控制器利用显示单元的定位信息，通过行、列处理电路可保证所有显示单元能够提取正确的数据，确保显示图像内容的正确性。

设显示单元的像素数为p×q(p、q为8的倍数)，q为行数，p为每行的像素数，采用M×N个显示单元组成像素数为Mp×Nq的LED屏。采用坐标编号的方式，可以对该LED屏的所有显示单元进行编号。若显示单元的行坐标和列坐标均从0开始计数，则第一行第一列显示单元编号为(0，0)，第一行第二列显示单元编号为(0，1)，第一行最后一列显示单元编号为(0，M-1)，……，最后一行第一列显示单元编号为(N-1，0)，……，最后一行最后一列显示单元编号为(N-1，M-1)。对于这样的显示单元的坐标(i，j)，可以用两组二进制编码开关分别表示行坐标i和列坐标j。对于M×N个显示单元，分别需要log₂M位和log₂N位的两组二进制编码开关，编码开关接高电平表示‘1’，接地表示‘0’。

单元存储控制器的作用之一就是保证所有显示单元都能够提取到正确的数据。显示单元可以根据其坐标来提取数据。例如，第(0，0)号显示单元只提取第1～q行中每行第1～p个数据，第(1，1)号显示单元只提取第q+1～2q行中每行第p+1～2p个数据，第(i，j)号显示单元只提取第iq+1～(i+1)q行中每行第jp+1～(j+1)p个数据，依此类推。M×N个像素数为p×q的显示单元，提取数据的范围都是q行中每行p个数据。

对于基本的显示功能，输入到屏体内的单元控制驱动器至少需要以下信号：1、图像数据(RGB)；2、行同步信号(HSYNC)和场同步信号(VSYNC)；3、数据时钟信号(DCLK)和数据有效信号(DATAEN)，数据时钟信号DCLK的上升沿对应于数据的稳定区，这些信号均由前端电路产生。

本实用新型设计的单元存储控制器，包括相位校正及驱动器、地址计数器、行处理电路、列处理电路和与门。图像数据、数据时钟信号、数据有效信号、场同步信号及行同步信号经相位校正及驱动器后送往后级单元存储控制器，形成一种串行级联关系。

每一电视场开始，场同步信号对地址计数器清零，地址计数器的计数时钟为数据时钟信号，地址计数器的输出接入本级单元存储器。

与门的两路输入信号分别是行处理电路的输出和列处理电路的输出。与门产生的使能信号一路输出到地址计数器的使能端，另一路输出到本级单元存储器。

行处理电路由行计数器、第一乘法器、第一“大于等于”比较器、第一移位寄存器组成。第一移位寄存器是q+1位宽的右移移位寄存器，其串行输入接地，其移位时钟信号为行同步信号，其使能信号是第一“大于等于”比较器的输出信号，其输出接与门的一个输入端。每一电视场开始，正脉冲场同步信号将该移位寄存器设置成“11……110”，即最低位为‘0’，其余q位都是‘1’，并对行计数器清零。行计数器的计数时钟为行同步信号，行计数器的输出接第一“大于等于”比较器的一个输入端。第一乘法器执行对本存储控制器控制的显示单元的行坐标(i)乘以q，其结果输出到第一“大于等于”比较器的另一个输入端。

列处理电路由列计数器、第二乘法器、第二“大于等于”比较器和第二移位寄存器组成。第二移位寄存器为p+1位宽的右移移位寄存器，其串行输入接地，其移位时钟信号为数据时钟信号，其使能信号是第二“大于等于”比较器的输出信号，其输出接与门的另一个输入端。每一行开始，正脉冲行同步信号将该移位寄存器设置成“11……110”，即最低位为‘0’，其余p位都是‘1’，并对列计数器清零。列计数器的计数时钟为数据时钟信号，列计数器的使能信号是数据有效信号，即数据有效时才计数。列计数器的输出接第二“大于等于”比较器的一个输入端。第二乘法器执行对本存储控制器控制的显示单元的列坐标(j)乘以p，其结果输出到第二“大于等于”比较器的另一个输入端。

以下介绍本实用新型控制器的工作原理。

以显示单元(i，j)为例，说明行处理电路的工作原理。如前所述，显示单元(i，j)提取第iq+1～(i+1)q行共q行中的适当数据。i经第一乘法器乘以q输出iq，如果当前行是在第iq行之前，第一“大于等于”比较器输出为‘0’，第一移位寄存器使能端为‘0’而不能移位，寄存器最低位保持设置时的状态(即‘0’)；如果当前行是第iq行(行计数器计数值为iq)，则第一“大于等于”比较器输出为‘1’，使能第一移位寄存器，接下来的q行，即第iq+1～(i+1)q行，正脉冲行同步信号使第一移位寄存器右移q位，把设置时的q个‘1’移出，最低位变为‘1’，后续行的行同步信号使第一移位寄存器的最低位都为‘0’。当寄存器最低位输出为‘0’时，与门的输出也为‘0’。由于与门的输出接地址计数器的使能端，同时输出作为单元存储器的使能信号，当与门的输出为‘0’时，地址计数器停止工作并停止“写入”单元存储器，确保第iq+1～(i+1)q行以外的数据不被存储。

列处理电路工作原理与行处理电路相似。显示单元(i，j)提取适当行中的第jp+1～(j+1)p列共p个数据。j经第二乘法器乘以p输出jp，如果当前数据列序号为第jp列之前，第二“大于等于”比较器输出为‘0’，第二移位寄存器使能端为‘0’而不能移位，寄存器最低位保持设置时的状态(即‘0’)；如果当前数据是第jp列(列计数器计数值为jp)，则第二“大于等于”比较器输出为‘1’，使能第二移位寄存器，接下来的p列，即第jp+1～(j+1)p列，正脉冲数据时钟信号使第二移位寄存器右移p位，把设置时的p个‘1’移出，最低位变为‘1’，后续列的数据时钟信号使第二移位寄存器的最低位都为‘0’。当第二移位寄存器输出为‘0’时，与门的输出也为‘0’。同理，确保第jp+1～(j+1)p列以外的数据不被存储。

可见，当当前行序号和列序号属于显示单元(i，j)的提取范围时，第一移位寄存器的输出和第二移位寄存器的输出均为‘1’，与门输出的使能信号也为‘1’，处于存储状态。这样，就保证了显示单元能够提取到正确的数据，确保显示图像内容的正确性。

由于p、q有意取为8的倍数，特别是，当p、q可以用2的幂次方表示时，实现乘p和乘q很简单，只需在被乘数(用二进制表示)的低端补上适当个数的‘0’即可。例如，乘16(＝2⁴)和乘32(＝2⁵)，分别在低端补4个‘0’和5个‘0’即可。因此，显示单元的像素数p×q中的p和q尽可能取为2的幂次方，便于电路上的实现。

与现有技术相比，本实用新型具有如下有益效果：

1、显示单元板串行级联，通过单元电路板上的二进制编码开关，可获得显示单元的定位信息。

2、利用显示单元的定位信息，通过行、列处理电路可保证所有显示单元能够提取正确的数据，确保显示图像内容的正确性。

3、对输入的信号进行相位校正，并输出驱动后续单元电路板，适用于远距离(几十米)传输，显示单元可以像积木一样拼接成LED屏，LED屏体可以做得很大。

以下结合附图和实施例对本实用新型给予进一步说明。

                             附图说明

图1为由大量显示单元组成LED屏的示意图。

图2为实施例显示单元的坐标编号示意图。

图3为本实用新型单元存储控制器实施例的电路原理图。图中，1为相位校正及驱动器，2为地址计数器，3为行处理电路，4为列处理电路，5为与门，31为行计数器，32为第一乘法器，33为第一“大于等于”比较器，34为第一移位寄存器，41为第二乘法器，42为第二“大于等于”比较器，43为列计数器，44为第二移位寄存器。

                           具体实施方式

本实施例，取显示单元的像素为32×16，即q取值为16，p取值为32。当然，q、p都还可以取其他值。采用20×30＝600个显示单元组成像素数为640×480的LED屏。显示单元的坐标编号参见图2。本实施例控制器的作用就是保证这600个显示单元都能够提取到正确的数据，显示单元可以根据其坐标来提取数据，即确定那些数据要“写入”单元存储器。例如，第(0，0)号显示单元只提取第1～16行中每行第1～32个数据，第(1，1)号显示单元只提取第17～32行中每行第33～64个数据，依此类推。第0行的20个显示单元提取第1～16行的数据，第1行的20个显示单元提取第17～32行的数据，第m行的20个显示单元提取数据的行号始点是m×16+1，同理，第0列的30个显示单元提取第1～32列的数据，第1列的30个显示单元提取第33～64列的数据，第n列的30个显示单元提取数据的列号始点是n×32+1。所有显示单元提取数据的范围都是16行中每行32个数据。

对于基本的显示功能，输入到屏体内的单元控制驱动器至少需要以下信号：1、图像数据(RGB)；2、行同步信号(HSYNC)和场同步信号(VSYNC)；3、数据时钟信号(DCLK)和数据有效信号(DATAEN)，数据时钟信号DCLK的上升沿对应于数据的稳定区，这些信号均由前端电路产生。

如图3大虚框所示，本实施例单元存储控制器包括相位校正及驱动器1、地址计数器2、行处理电路3(见图中上小虚框)、列处理电路4(见图中下小虚框)和与门5。图像数据RGB-i、数据时钟DCLK-i、数据有效信号DATAEN-i、场同步信号VSYNC-i及行同步信号HSYNC-i送入相位校正及驱动器1，输出信号RGB-o、DCLK-o、DATAEN-o、VSYNC-o及HSYNC-o送往后级单元存储控制器，形成一种串行级联关系。“-i”表示显示单元的输入信号，“-o”表示显示单元的输出信号。

每一电视场开始，正脉冲场同步信号VSYNC-i对地址计数器2清零，地址计数器2的计数时钟为数据时钟信号DCLK-i，地址计数器2的输出接入本级单元存储器。

与门5的两路输入信号分别是行处理电路3的输出和列处理电路4的输出。与门5产生的使能信号en一路输出到地址计数器2的使能端，另一路输出到本级单元存储器。

行处理电路3由行计数器31、第一乘法器32、第一“大于等于”比较器33、第一移位寄存器34组成。第一移位寄存器34是17位宽的右移移位寄存器，其串行输入SI₁接地，其移位时钟信号为行同步信号HSYNC-i，其使能信号是第一“大于等于”比较器33的输出信号，其输出接与门5的一个输入端。每一电视场开始，正脉冲场同步信号VSYNC-i将该移位寄存器34设置成“11……110”，即最低位SO₁为‘0’，其余16位都是‘1’，并对行计数器31清零。行计数器31的计数时钟为行同步信号HSYNC-i，行计数器31的输出接第一“大于等于”比较器33的一个输入端。第一乘法器32执行对本存储控制器控制的显示单元的行坐标i乘以16，其结果输出到第一“大于等于”比较器33的另一个输入端。

列处理电路4由列计数器43、第二乘法器41、第二“大于等于”比较器42和第二移位寄存器44组成。第二移位寄存器44为33位宽的右移移位寄存器，其串行输入SI₂接地，其移位时钟信号为数据时钟信号DCLK-i，其使能信号是第二“大于等于”比较器42的输出信号，其输出接与门5的另一个输入端。每一行开始，正脉冲行同步信号HSYNC-i将该移位寄存器44设置成“11……110”，即最低位SO₂为‘0’，其余32位都是‘1’，并对列计数器43清零。列计数器43的计数时钟为数据时钟信号DCLK-i，列计数器43的使能信号是数据有效信号DATAEN-i，即数据有效时才计数。列计数器43的输出接第二“大于等于”比较器42的一个输入端。第二乘法器41执行对本存储控制器控制的显示单元的列坐标j乘以32，其结果输出到第二“大于等于”比较器42的另一个输入端。

以下介绍本实施例控制器的工作原理。

以显示单元(i，j)为例，说明行处理电路3的工作原理。如前所述，显示单元(i，j)提取第16i+1～16(i+1)行共16行中的适当数据。i经第一乘法器32乘以16输出16i，如果当前行是在第16i行之前，第一“大于等于”比较器33输出为‘0’，第一移位寄存器34使能端为‘0’而不能移位，寄存器34最低位SO₁保持设置时的状态(即‘0’)；如果当前行是第16i行(行计数器31计数值为16i)，则第一“大于等于”比较器33输出为‘1’，使能第一移位寄存器34，接下来的16行，即第16i+1～16(i+1)行，正脉冲行同步信号HSYNC-i使第一移位寄存器34右移16位，把设置时的16个‘1’移出，最低位SO₁变为‘1’，后续行的正脉冲行同步信号使第一移位寄存器34的最低位SO₁都为‘0’。当寄存器34最低位SO₁输出为‘0’时，与门5的输出也为‘0’。由于与门5的输出接地址计数器2的使能端，同时输出作为单元存储器的使能信号，当与门5的输出为‘0’时，地址计数器2停止工作并停止“写入”单元存储器，确保第16i+1～16(i+1)行以外的数据不被存储。

列处理电路4工作原理与行处理电路3相似。显示单元(i，j)提取适当行中的第32j+1～32(j+1)列共32个数据。j经第二乘法器41乘以32输出32j，如果当前数据列序号为第32j列之前，第二“大于等于”比较器42输出为‘0’，第二移位寄存器44使能端为‘0’而不能移位，寄存器44最低位SO₂保持设置时的状态(即‘0’)；如果当前数据是第32j列(列计数器43计数值为32j)，则第二“大于等于”比较器42输出为‘1’，使能第二移位寄存器44，接下来的32列，即第32j+1～32(j+1)列，正脉冲数据时钟信号DCLK-i使第二移位寄存器44右移32位，把设置时的32个‘1’移出，最低位SO₂变为‘1’，后续列的正脉冲数据时钟信号使第二移位寄存器44的最低位SO₂都为‘0’。当第二移位寄存器44输出为‘0’时，与门5的输出也为‘0’。同理，确保第32j+1～32(j+1)列以外的数据不被存储。

乘法器实现乘16和乘32很简单，只需在被乘数(用二进制表示)的低端分别补上4个‘0’和5个‘0’即可。

综上，行处理电路3和列处理电路4的输出经与门5实现“与”逻辑产生en信号，控制地址计数器2和单元存储器的使能。当当前行序号和列序号属于显示单元(i，j)的提取范围时，第一移位寄存器34的输出和第二移位寄存器44的输出均为‘1’，与门5输出的使能信号en也为‘1’，处于存储状态。这样，就保证了显示单元能够提取到正确的数据，确保显示图像内容的正确性。

本实施例只为举例说明本实用新型技术方案，不应理解为对本实用新型的限制。基于本发明创造思路所做的所有修改，如显示单元选用其他像素值(如16×8、64×40等)等，都应属于本实用新型的保护范围。

Claims (4)

1.一种用于发光二极管显示屏的单元存储控制器，每个显示单元的行数为q，每行的像素数为p，其特征在于：所述单元存储控制器包括相位校正及驱动器(1)、地址计数器(2)、行处理电路(3)、列处理电路(4)和与门(5)；图像数据、数据时钟信号、数据有效信号、场同步信号及行同步信号经相位校正及驱动器(1)后送往后级单元存储控制器，形成一种串行级联关系；

每一电视场开始，正脉冲场同步信号对地址计数器(2)清零，地址计数器(2)的计数时钟为数据时钟信号，地址计数器(2)的输出接入本级单元存储器；

与门(5)的两路输入信号分别是行处理电路(3)的输出和列处理电路(4)的输出，与门(5)产生的使能信号一路输出到地址计数器(2)的使能端，另一路输出到本级单元存储器；

行处理电路(3)由行计数器(31)、第一乘法器(32)、第一“大于等于”比较器(33)、第一移位寄存器(34)组成；第一移位寄存器(34)是17位宽的右移移位寄存器，其串行输入接地，其移位时钟信号为行同步信号，其使能信号是第一“大于等于”比较器(33)的输出信号，其输出接与门(5)的一个输入端；每一电视场开始，正脉冲场同步信号将该移位寄存器(34)设置成“11……110”，并对行计数器(31)清零；行计数器(31)的计数时钟为行同步信号，行计数器(31)的输出接第一“大于等于”比较器(33)的一个输入端；第一乘法器(32)执行对本存储控制器控制的显示单元的行坐标i乘以16，其结果输出到第一“大于等于”比较器(33)的另一个输入端；

列处理电路(4)由列计数器(43)、第二乘法器(41)、第二“大于等于”比较器(42)和第二移位寄存器(44)组成；第二移位寄存器(44)为33位宽的右移移位寄存器，其串行输入接地，其移位时钟信号为数据时钟信号，其使能信号是第二“大于等于”比较器(42)的输出信号，其输出接与门(5)的另一个输入端；每一行开始，正脉冲行同步信号将该移位寄存器(44)设置成“11……110”，并对列计数器(43)清零；列计数器(43)的计数时钟为数据时钟信号，列计数器(43)的使能信号是数据有效信号，列计数器(43)的输出接第二“大于等于”比较器(42)的一个输入端；第二乘法器(41)执行对本存储控制器控制的显示单元的列坐标j乘以32，其结果输出到第二“大于等于”比较器(42)的另一个输入端。

2.根据权利要求1所述的单元存储控制器，其特征在于：所述p取值为16，q取值为8。

3.根据权利要求1所述的单元存储控制器，其特征在于：所述p取值为32，q取值为16。

4.根据权利要求1所述的单元存储控制器，其特征在于：所述p取值为64，q取值为40。

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