CN107301997A - 瞬态电压抑制器及其制造方法 - Google Patents

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Abstract

本发明公开了一种瞬态电压抑制器及其制造方法，该瞬态电压抑制器包括半导体衬底；位于所述半导体衬底第一表面上的外延层；隔离区，从所述外延层的表面穿过所述外延层延伸至所述半导体衬底中，用于在所述外延层中限定第一隔离岛和第二隔离岛；掺杂区，在所述第一隔离岛中从所述外延层的表面延伸至所述外延层中；第一电极，用于将所述掺杂区和所述外延层位于所述第二隔离岛的部分彼此电连接。该瞬态电压抑制器在单芯片上通过将一个纵向NPN结构与一个PN结构并联，使其成为单向低箝位电压的瞬态电压抑制器，有利于减小芯片尺寸和降低封装成本。

Description

瞬态电压抑制器及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及一种瞬态电压抑制器及其制造方法。
背景技术
瞬态电压抑制器((Transient Voltage Suppressor，TVS)是用于保护集成电路免遭过电压损害的器件。所设计的集成电路都是在电压的正常范围上工作的。然而，静电放电(Electronic Static Discharge，ESD)、电快速瞬变以及闪电等意外情况产生的不可预测、不可控的高电压，会对电路造成损害。当这种高电压产生时，就需要TVS器件保护集成电路，规避这些可能会损坏集成电路的情况。
单向的TVS器件广泛用于保护上述应用的集成电路。这类器件受限于它们的工作方式。当瞬间正循环(即正电压峰值)，单向TVS器件反向偏置。器件在雪崩模式下运行，将瞬态电流引入接地。瞬态被嵌制在TVS器件由TVS器件提供的箝位能级，确保对集成电路的保护。当瞬态负循环(即负电压峰值)，单向TVS器件正向偏置，电流沿正向传导。
在进行单向TVS器件的设计时，通常只能通过调整基底的电阻率来控制单结电压，但当希望电压进一步降低至6V以下时，由于单结二极管的击穿将以齐纳击穿为主，漏电流变的不可控，因此常规单结二极管并不能满足6V以下低漏电流要求的应用环境。
为了满足低箝位电压下对TVS器件低漏电流的要求，本领域技术人员倾向使用NPN三极管结构，通过增高β的方法来降低Vce，或采用一个普通二极管和一个双向低箝位TVS器件并联封装的方法，以实现低工作电压和低箝位电压，但采用NPN三级管结构得到的TVS器件为双向结构，无法满足一些单向TVS器件的应用环境，而采用第二种方法，虽然可以实现单向低箝位TVS器件的功能，但是由于需要通过多芯片组合封装的方法实现，封装成本将大大提高。
发明内容
有鉴于此，本发明的目的在于提供一种单向导通的单芯片瞬态电压抑制器及其制造方法，其可以应用于低箝位电压的电子器件，同时具有较低的封装成本。
为了解决上述技术问题，根据本发明的第一方面，提供一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底第一表面上的第二掺杂类型的外延层，其中第一掺杂类型与第二掺杂类型不同；第一掺杂类型的隔离区，从所述外延层的表面穿过所述外延层延伸至所述半导体衬底中，用于在所述外延层中限定第一隔离岛和第二隔离岛；第一掺杂类型的掺杂区，在所述第一隔离岛中从所述外延层的表面延伸至所述外延层中；第一电极，用于将所述掺杂区和所述外延层位于所述第二隔离岛的部分彼此电连接。
优选地，还包括位于所述外延层上的绝缘层。
优选地，还包括第二电极，所述第二电极位于所述半导体衬底的第二表面，所述第一表面和所述第二表面彼此相对。
优选地，所述第二隔离岛围绕所述第一隔离岛。
优选地，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
根据本发明的第二方面，提供一种瞬态电压抑制器的制造方法，包括：在第一掺杂类型的半导体衬底的第一表面上，形成第二掺杂类型的外延层，第一掺杂类型与第二掺杂类型不同；形成第一掺杂类型的隔离区，所述隔离区从所述外延层的表面穿过所述外延层延伸至所述半导体衬底中，用于在所述外延层中限定第一隔离岛和第二隔离岛；形成第一掺杂类型的掺杂区，所述掺杂区在所述第一隔离岛中从所述外延层的表面延伸至所述外延层中；以及形成第一电极，所述第一电极将所述掺杂区和所述外延层位于所述第二隔离岛的部分彼此电连接。
优选地，在形成所述第一掺杂区的步骤后还包括：在所述外延层上形成绝缘层；以及在所述绝缘层上形成多个开口，所述掺杂区以及所述外延层位于所述第二隔离岛的部分经由所述开口裸露在外。
优选地，还包括在所述半导体衬底的第二表面上形成第二电极，所述第一表面和所述第二表面彼此相对。
优选地，所述第二隔离岛围绕所述第一隔离岛。
优选地，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
采用本发明的技术方案后，可获得以下有益效果：
通过将并联的两个纵向NPN结构中的一个通过金属电极短路成PN结构，使其成为单向低箝位电压的瞬态电压抑制器，有利于减小芯片尺寸和降低封装成本。
附图说明
通过以下参照附图对发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出本发明第一实施例提供的瞬态电压抑制器的结构图。
图2a至2f示出根据本发明第一实施例的瞬态电压抑制器的制造方法各个阶段的截面图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明的实施例的系统、方法、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1示出本发明第一实施例提供的瞬态电压抑制器的结构图。在下文的描述中，将描述半导体材料的掺杂类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的掺杂类型，也可以获得相同功能的半导体器件。
如图1所示，TVS器件100包括半导体衬底101、位于半导体衬底101第一表面上的外延层102、位于外延层102中的隔离区103以及位于外延层102中的掺杂区104。
半导体衬底101例如是重掺杂的N型半导体衬底，外延层102例如是P型外延层。为了形成P型或N型半导体层或区域，可以在半导体层或区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。
在该实施例中，半导体衬底101为电阻率不大于0.02Ω·cm的重掺杂N型衬底。外延层102为电阻率不小于0.01Ω·cm的P型外延层102，厚度不小于2μm。
隔离区103例如是重掺杂的N型掺杂区，隔离区103从外延层102表面延伸至半导体衬底101，从而在外延层102中限定复数个隔离岛，包括第一隔离岛和第二隔离岛。在本实施例中，第二隔离岛围绕第一隔离岛。本领域技术人员可根据器件需求控制隔离区103浓度，例如不小于E19cm-3。
掺杂区104例如是浓度不小于E19cm-3的重掺杂的N型掺杂区104，其位于第一隔离岛中，由外延层102的表面延伸至外延层102中。
进一步地，TVS器件100还包括绝缘层105、第一电极106和第二电极107。
绝缘层105位于外延层102上，第一电极106穿过绝缘层105中的开口将掺杂区104和外延层102位于第二隔离岛的部分彼此电连接，第二电极107位于半导体衬底101的第二表面上，第二表面与第一表面彼此相对。绝缘层105例如由氧化硅或氮化硅组成，第一电极106、第二电极107例如选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
在图1所示的TVS器件100中，半导体衬底101、外延层102位于第一隔离岛的部分以及掺杂区104构成一个NPN结构的叠层，半导体衬底101、外延层102位于第二隔离岛的部分构成一个PN结构的叠层，第一电极106将NPN结构与PN结构并联。
图2a至2f示出根据本发明第一实施例的瞬态电压抑制器的制造方法各个阶段的截面图。
如图2a所示，在重掺杂的N型半导体衬底101的第一表面上形成P型外延层102。
为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂，例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。在该实施例中，半导体衬底101为电阻率不大于0.02Ω·cm的重掺杂N型衬底。
外延层102可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。在该实施例中，外延层102为电阻率不小于0.01Ω·cm的P型外延层，厚度不小于2μm。
如图2b所示，随后，通过热扩散法在外延层102中形成隔离区103。
隔离区103从外延层102表面延伸至半导体衬底101，从而在外延层102中限定复数个隔离岛，包括第一隔离岛和第二隔离岛，在本实施例中，第二隔离岛围绕第一隔离岛。隔离区103浓度将影响整流器件的导通电阻，本领域技术人员可根据器件需求控制隔离区103浓度，但过低的隔离区103浓度将严重制约整流器件的电流能力，因此应控制在不小于E19cm-3数量级。
如图2c所示，随后，在第一隔离岛中形成重掺杂的N型掺杂区104，并在外延层102上形成绝缘层105。
在该实施例中，掺杂区104为磷扩散形成的浓度不小于E19cm-3的重掺杂的N型掺杂区，其在第一隔离岛中从外延层102的表面延伸至外延层102中。
绝缘层105可以采用溅射或热氧化形成。例如，绝缘层105是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层105作为保护层，并且将作为最终器件的层间绝缘层。
如图2d所示，随后，通过光刻法在绝缘层105上形成多个开口，掺杂区104、外延层102位于第二隔离岛的部分经由开口部分裸露在外。
如图2e所示，形成第一电极106，第一电极106经由绝缘层105上的开口将掺杂区104与外延层102位于第一隔离岛的部分电连接，实现了NPN结构和PN结构的并联。
如图2f所示，随后，将芯片减薄和背面金属化，在半导体衬底101的第二表面上形成第二电极107，作为接地端。
在该实施例中，使用金作为第二电极107。本领域技术人员可根据封装形式选择不同的金属或金属合金作为背面金属层，如金、银、铜、钛银、钛镍金等。
可以看出，根据本发明的器件，可以以简单的步骤制备出单向低箝位电压的瞬态电压抑制器。通过将一个纵向NPN结构与一个PN结构并联，使其成为单向低箝位电压的瞬态电压抑制器，有利于减小芯片尺寸和降低封装成本。
本领域的技术人员应当理解，可以合理设计掺杂区104底部与半导体衬底101第一表面之间的间距、掺杂区104与隔离区103之间的间距以及各掺杂区域的掺杂浓度，以控制NPN结构的放大倍数，得到符合要求的低箝位电压的瞬态电压抑制器。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种瞬态电压抑制器，其特征在于，包括：
第一掺杂类型的半导体衬底；
位于所述半导体衬底第一表面上的第二掺杂类型的外延层，其中第一掺杂类型与第二掺杂类型不同；
第一掺杂类型的隔离区，从所述外延层的表面穿过所述外延层延伸至所述半导体衬底中，用于在所述外延层中限定第一隔离岛和第二隔离岛；
第一掺杂类型的掺杂区，在所述第一隔离岛中从所述外延层的表面延伸至所述外延层中；
第一电极，用于将所述掺杂区和所述外延层位于所述第二隔离岛的部分彼此电连接。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括位于所述外延层上的绝缘层。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括第二电极，所述第二电极位于所述半导体衬底的第二表面，所述第一表面和所述第二表面彼此相对。
4.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第二隔离岛围绕所述第一隔离岛。
5.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
6.一种瞬态电压抑制器的制造方法，其特征在于，包括：
在第一掺杂类型的半导体衬底的第一表面上，形成第二掺杂类型的外延层，第一掺杂类型与第二掺杂类型不同；
形成第一掺杂类型的隔离区，所述隔离区从所述外延层的表面穿过所述外延层延伸至所述半导体衬底中，用于在所述外延层中限定第一隔离岛和第二隔离岛；
形成第一掺杂类型的掺杂区，所述掺杂区在所述第一隔离岛中从所述外延层的表面延伸至所述外延层中；以及
形成第一电极，所述第一电极将所述掺杂区和所述外延层位于所述第二隔离岛的部分彼此电连接。
7.根据权利要求6所述的瞬态电压抑制器的制造方法，其特征在于，在形成所述第一掺杂区的步骤后还包括：
在所述外延层上形成绝缘层；以及
在所述绝缘层上形成多个开口，所述掺杂区、所述外延层位于所述第二隔离岛的部分以及部分隔离区分别经由所述开口裸露在外。
8.根据权利要求6所述的瞬态电压抑制器的制造方法，其特征在于，还包括在所述半导体衬底的第二表面上形成第二电极，所述第一表面和所述第二表面彼此相对。
9.根据权利要求6所述的瞬态电压抑制器的制造方法，其特征在于，所述第二隔离岛围绕所述第一隔离岛。
10.根据权利要求6所述的瞬态电压抑制器的制造方法，其特征在于，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
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