CN107276568A - 一种序列脉冲下降沿加抖的装置 - Google Patents

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Abstract

本发明公开了一种序列脉冲下降沿加抖的装置，对于需要加载抖动的序列脉冲波形分解为上升沿信号与下降沿信号，将抖动转化为延迟定时控制加载到下降沿，上升沿信号作为触发器的时钟和下降沿信号作为复位信号使得序列脉冲信号在上升沿到来时拉高，下降沿到来时拉低，实现对该部分序列脉冲信号的下降沿加抖的波形合成；其中，下降沿在可编程延迟线的作用下时延，由于时延的数值是可编程控制的，因此下降沿到来的时刻随控制数据变化，由上升沿和下降沿合成的序列脉冲信号的下降沿就产生了周期的抖动，因而，下降沿可以加载可编程的抖动，具有非常好的扩展性和灵活性。

Description

一种序列脉冲下降沿加抖的装置
技术领域
本发明属于数字测试技术领域，更为具体地讲，涉及一种序列脉冲下降沿加抖的装置。
背景技术
近年来，在电子技术快速发展的背景下，数字化设备也随之不断发展，并且在通信、导航等领域显示出其独特性与紧缺性。从目前的情况来看，数字化设备的发展伴随着半导体器件的发展，向着集成化与智能化的方向演变，并且呈现出高精度、高集成度、多功能性、人机交互性、可编程性的发展特点。同时，半导体技术和集成技术的发展也推动了数字化技术的创新，数字化技术的发展在很大程度上反应出当前电子行业的发展情况。
序列脉冲信号发生器作为一种典型的数字化设备，在许多领域都有重大的研究意义。首先，在传统测试领域，尤其是对高频电路、高速数字设备等进行相关的功能测试，噪声容限测试、信号抖动容限测试，相应测试时，往往需要为被测试系统提供抖动频率可调、抖动大小可变占空比可调的频谱分量丰富的脉冲信号，往往需要功能模式丰富的测试信号去进行分析测试，鉴定其相应情况，运行状态等，或者对其进行故障诊断，往往要频段范围宽、发射功率大、精度高的信号源为其服务。
抖动是指序列脉冲信号在短期内重要的瞬间变化相对于理想位置发生的偏移。抖动可以分为随机性抖动(RJ)和确定性抖动(DJ)，二确定性抖动又可以分为周期性抖动(PJ)、数据相关抖动(DDJ)和占空比抖动(DCD)三种。
随机抖动产生的原因很复杂，很难消除。器件内部热噪声，晶体的随机振动，宇宙射线等都有可能引起随机抖动。随机抖动满足高斯分布，在理论上是无边界的，只要测试的时间足够长，随机抖动也是无限大的。确定性抖动不是高斯分布，通常是有边际的，它是可重复可预测的。信号的反射、串扰、开关噪声、电源干扰、EMI等都会产生随机性抖动。
过去多年来用于量化抖动的最常用的方法是峰峰值抖动(Peak-to-peak Jitter)和均方根抖动(Root-Mean-Square Jitter)。由于时钟系统是数字系统非常关键的一部分，直接决定了数据发送和接收的成败，是整个系统的主动脉，因此时钟的抖动一直备受关注。高速串行数据标准一般要求在特定误码率情况下(如10e-12)的总体抖动、固有抖动、随机抖动等指标不能过大；而时钟信号一般是芯片手册给出要求。
在数字系统中，抖动将引起系统误码率的增加，为了使数字系统在有抖动的情况下，仍能保证系统的指标，那么抖动就应该限制在一定范围之内，这就是所谓的抖动容限。因此，为了测量数字系统的抖动容限，就需要模拟多类型数字信号抖动或时钟抖动、可控抖动幅度等，在保证系统的指标的情况下得到容许的最大抖动范围。而目前在国内公开资料中未见序列脉冲信号上加载抖动来对被测试设备进行测试的技术。
发明内容
本发明的目的在于克服现有技术的不足，提供一种序列脉冲下降沿加抖的装置，为被测试设备提供周期性的下降沿抖动在信号，在抖动范围可控情况下，完成被测试设备的测试。
为实现上述发明目的，本发明一种序列脉冲下降沿加抖的装置，其特征在于，包括：
数据信号产生装置，用于产生需要加抖的序列脉冲，并发送给扇出电路；
扇出电路，用于将序列脉冲扇成上升沿信号和下降沿信号，再分别送入不同的锐化电路；
锐化电路1和锐化电路2，锐化电路1用于接收上升沿信号，并进行脉宽窄化处理，得到窄化上升沿信号，再发送给固定延迟电路1；锐化电路2用于接收下降沿信号，并进行脉宽窄化处理，得到窄化下降沿信号，再发送给固定延迟电路2；
固定延迟电路1和固定延迟电路2，固定延迟电路1对窄化上升沿信号进行固定延迟，再发送给信号合成电路；固定延迟电路2对窄化下降沿信号进行固定延迟，再发送给延迟电路；
地址控制器，对时钟信号和触发信号进行延迟处理后将其作为控制信号，用于控制抖动数据存储电路将抖动数据送入到延迟电路；
移相电路，将时钟信号进行移相后作为延迟电路的抖动数据加载控制信号；
抖动数据存储电路，在控制信号的控制下，将携带有抖动数据存储电路固有延迟的抖动数据送入到延迟电路；
延迟电路，用于接收固定延迟后的窄化下降沿信号和抖动数据，并在抖动数据加载控制信号的控制下，将抖动数据加载到窄化下降沿信号，再发送给信号沿合成电路；
信号沿合成电路，将延迟电路和固定延迟电路1发送的信号进行序列脉冲合成，得到序列脉冲下降沿加抖的序列脉冲信号。
本发明的发明目的是这样实现的：
本发明一种序列脉冲下降沿加抖的装置，对于需要加载抖动的序列脉冲波形分解为上升沿信号与下降沿信号，将抖动转化为延迟定时控制加载到下降沿，上升沿信号作为触发器的时钟和下降沿信号作为复位信号使得序列脉冲信号在上升沿到来时拉高，下降沿到来时拉低，实现对该部分序列脉冲信号的下降沿加抖的波形合成。其中，下降沿在可编程延迟线的作用下时延，由于时延的数值是可编程控制的，因此下降沿到来的时刻随控制数据变化，由上升沿和下降沿合成的序列脉冲信号的下降沿就产生了周期的抖动。因而，下降沿可以加载可编程的抖动，具有非常好的扩展性和灵活性。
同时，本发明一种序列脉冲下降沿加抖的装置还具有以下有益效果：
(1)、通过使用可编程延迟线以及触发器脉冲合成技术，实现了在单独下降沿上加载可编程抖动；
(2)、加载的抖动可由数据控制得到任意类型的抖动，包括正弦抖动、三角抖动、高斯抖动等；
(3)、序列脉冲的加抖装置可在信号源产生数据内容之后加载抖动，加载的过程无需外部同步时钟，对信号源设备无强制性要求，只需信号源端和抖动的控制数据的输入即可将抖动控制器集成到设备中，最大的特点是无需重新设计信号源端。
(4)、边沿抖动转化为延迟定时的控制，利用高分辨率延迟线得到序列脉冲上升沿抖动的高精密控制，可实现抖动分辨率优于1ps。
附图说明
图1是本发明一种序列脉冲下降沿加抖的装置原理框图；
图2是图1中虚线框部分即序列脉冲下降沿加抖装置的电路图；
图3是图2所示序列脉冲下降沿加抖装置的抖动数据加载时序图；
图4是图2所示序列脉冲下降沿加抖装置的时序波形图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
图1是本发明一种序列脉冲下降沿加抖的装置原理框图。
在本实施例中，如图1所示，本发明一种序列脉冲下降沿加抖的装置包括：数据信号产生装置、扇出电路、锐化电路1和锐化电路2、固定延迟电路1和固定延迟电路2、地址控制器、移相电路、抖动数据存储电路、延迟电路和信号沿合成电路；
数据信号产生装置，用于产生需要加抖的序列脉冲，并发送给扇出电路；
扇出电路，用于将序列脉冲扇成上升沿信号和下降沿信号，再分别送入不同的锐化电路；
锐化电路1和锐化电路2，锐化电路1用于接收上升沿信号，并进行脉宽窄化处理，得到窄化上升沿信号，再发送给固定延迟电路1；锐化电路2用于接收下降沿信号，并进行脉宽窄化处理，得到窄化下降沿信号，再发送给固定延迟电路2；
固定延迟电路1和固定延迟电路2，固定延迟电路1对窄化上升沿信号进行固定延迟，再发送给信号合成电路；固定延迟电路2对窄化下降沿信号进行固定延迟，再发送给延迟电路；
地址控制器，对时钟信号和触发信号进行延迟处理后将其作为控制信号，用于控制抖动数据存储电路将抖动数据送入到延迟电路；
移相电路，将时钟信号进行移相后作为延迟电路的抖动数据加载控制信号；
抖动数据存储电路，在控制信号的控制下，将携带有抖动数据存储电路固有延迟的抖动数据送入到延迟电路；
延迟电路，用于接收固定延迟后的窄化下降沿信号和抖动数据，并在抖动数据加载控制信号的控制下，将抖动数据加载到窄化下降沿信号，再发送给信号沿合成电路；
信号沿合成电路，将延迟电路和固定延迟电路1发送的信号进行序列脉冲合成，得到序列脉冲下降沿加抖的序列脉冲信号。
图2是图1中虚线框部分即序列脉冲下降沿加抖装置的电路图。
如图2所示，在本实施例中，地址控制器的时延t4以及抖动数据存储电路的时延t5之和小于时钟周期的一半T/2，因此移相电路用反相器来实现50％占空比的时钟信号的180度移相。这样可以保证在延迟电路的抖动数据信号在抖动数据加载信号之前到来，实现抖动数据的加载。
锐化电路1选用D触发器，D触发器的D端接高电平，时钟端接上升沿信号；当上升沿到来时，D触发器Q端输出由低电平变为高电平，并作为D触发器的复位信号，使D触发器输出复位，并由高电平变为低电平，D触发器Q端输出窄化上升沿信号。
锐化电路2选用D触发器，D触发器的D端接高电平，时钟端接下降沿信号；当下降沿到来时，D触发器Q端输出由高电平变为低电平，并作为D触发器的复位信号，使D触发器输出复位，并由低电平变为高电平，D触发器Q端输出窄化下降沿信号。
延迟电路可以选取数控可编程延迟线或模拟电平控制的高精度可控延迟线；而抖动数据则由DAC芯片完成抖动数据的数模转化用以模拟电平控制的高精度可控延迟线的模拟控制。
图3是图2所示序列脉冲下降沿加抖装置的抖动数据加载时序图。
如图3所示，在本实施例中，t1为时钟信号CLK在触发信号TRIGGER上升沿到来之后的时间差；t2为时钟信号CLK在触发信号下降沿到来之后的时间差；t3为时钟信号上升沿和抖动数据加载信号LOAD上升沿的时间差；t4为地址控制器在时钟信号CLK的控制下产生地址信号ADDRESS的地址信号与时钟信号的时间差；t5为抖动数据在地址信号ADDRESS的控制下产生的与地址信号的时间差；t6为抖动数据DJITTER与抖动加载信号LOAD的上升沿的时间差。
抖动数据DJITTER在抖动数据加载信号LOAD上升沿到来时加载，抖动数据加载信号LOAD与时钟信号CLK有t3的时间延迟，DJITTER根据地址产生器产生的地址ADDRESS从抖动数据存储器中读取得到，所有的抖动数据加载过程都在触发信号TRIGGER高电平范围内进行。
图4是图2所示序列脉冲下降加抖装置的时序波形图。
如图4所示，在本实施例中，DIN为输入信号；DRISE为DIN的上升沿窄化信号；DFALL为DIN的下降沿窄化信号；DFALL-JITTER为加载了抖动的下降沿窄化信号；DOUT为输出的下降沿加抖的序列脉冲信号。在下降沿加载了抖动的序列脉冲信号DOUT与未加载抖动的序列脉冲信号之间有由固定延迟线产生的延迟TDELAY。抖动大小(Tj1…Tj5)不会超过经过窄化的上升沿和下降沿的脉宽。抖动大小(Tj1…Tj5)不会超过经过窄化的上升沿和下降沿的脉宽。
需要说明的是，在本发明中利用序列脉冲波形沿分解与沿合成方法，通过分别调节上升沿的延迟和下降沿的延迟完成对序列脉冲波形的上升沿和下降沿出现时刻的精密控制，将波形上升沿抖动转化为上升沿的定时控制。延迟电路不仅可以选取数控可编程延迟线，也可以选取模拟电平控制的高精度可控延迟线，而抖动数据则由DAC芯片完成抖动数据的数模转化用以模拟电平控制的高精度可控延迟线的模拟控制。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (6)

1.一种序列脉冲下降沿加抖的装置，其特征在于，包括：
数据信号产生装置，用于产生需要加抖的序列脉冲，并发送给扇出电路；
扇出电路，用于将序列脉冲扇成上升沿信号和下降沿信号，再分别送入不同的锐化电路；
锐化电路1和锐化电路2，锐化电路1用于接收升沿信号，并进行脉宽窄化处理，得到窄化上升沿信号，再发送给固定延迟电路1；锐化电路2用于接收下降沿信号，并进行脉宽窄化处理，得到窄化下降沿信号，再发送给固定延迟电路2；
固定延迟电路1和固定延迟电路2，固定延迟电路1对窄化上升沿信号进行固定延迟，再发送给信号合成电路；固定延迟电路2对窄化下降沿信号进行固定延迟，再发送给延迟电路；
地址控制器，对时钟信号和触发信号进行延迟处理后将其作为控制信号，用于控制抖动数据存储电路将抖动数据送入到延迟电路；
移相电路，将时钟信号进行移相后作为延迟电路的抖动数据加载控制信号；
抖动数据存储电路，在控制信号的控制下，将携带有有抖动数据存储电路固有延迟的抖动数据送入到延迟电路；
延迟电路，用于接收固定延迟后的窄化下降沿信号和抖动数据，并在抖动数据加载控制信号的控制下，将抖动数据加载到窄化下降沿信号，再发送给信号沿合成电路；
信号沿合成电路，将延迟电路和固定延迟电路1发送的信号进行序列脉冲合成，得到序列脉冲下降沿加抖的序列脉冲信号。
2.根据权利要求1所述的一种序列脉冲下降沿加抖的装置，其特征在于，所述地址控制器的时延与所述抖动数据存储电路的固有时延之和小于时钟周期的一半。
3.根据权利要求1所述的一种序列脉冲下降沿加抖的装置，其特征在于，所述的移相电路选用反相器，用来实现50％占空比的时钟信号的180度移相。
4.根据权利要求1所述的一种序列脉冲下降沿加抖的装置，其特征在于，所述的锐化电路1选用D触发器，D触发器的D端接高电平，时钟端接上升沿信号；当上升沿到来时，D触发器Q端输出由低电平变为高电平，并作为D触发器的复位信号，使D触发器输出复位，并由高电平变为低电平，D触发器Q端输出窄化上升沿信号。
5.根据权利要求1所述的一种序列脉冲下降沿加抖的装置，其特征在于，所述的锐化电路2选用D触发器，D触发器的D端接高电平，时钟端接下降沿信号；当下降沿到来时，D触发器Q端输出由高电平变为低电平，并作为D触发器的复位信号，使D触发器输出复位，并由低电平变为高电平，D触发器Q端输出窄化下降沿信号。
6.根据权利要求1所述的一种序列脉冲下降沿加抖的装置，其特征在于，所述的延迟电路可以选取数控可编程延迟线或模拟电平控制的高精度可控延迟线。
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