CN107275330B - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

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Abstract

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法、电子装置。所述方法包括：提供基底，在所述基底上形成有若干相互间隔设置的鳍片，在所述基底上还形成有具有凹槽的隔离材料层，所述隔离材料层覆盖所述鳍片并通过所述凹槽露出所述鳍片的上端；在所述鳍片和所述隔离材料层上依次形成介电层和功函数层；在所述功函数层上沉积阻挡层，在沉积所述阻挡层的过程中进行原位重掺杂；沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
目前阈值电压(Vt)对于3D FINFET来说是一个非常大的挑战，在NMOS和PMOS器件的制备过程中通常在W电极和NMOS功函数层TiAl之间增加阻挡层TiN，NMOS的阈值电压会减小大约170mv，这意味着一些杂质例如F进入W电极中并扩散至所述NMOS功函数层TiAl中，并显著的增加了所述功函数值。现有技术中通常通过增加TiN的厚度来解决该问题，但是随着器件尺寸的减小以及沟道长度的降低，增加TiN的厚度会使W电极的填充变的困难，还会导致填充空隙等问题。
为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供一种半导体器件，其特征在于，所述半导体器件包括：
基底；
若干鳍片，相互间隔的设置于所述基底上；
隔离材料层，位于所述基底上并覆盖所述鳍片，其中，所述隔离材料层中形成有凹槽，以露出所述鳍片的上端；
功函数层，位于露出的所述鳍片上；
阻挡层，位于所述功函数层上；
金属电极，位于所述凹槽中所述阻挡层的上方；
其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。
可选地，所述阻挡层包括原位重掺杂P(磷)或As的多晶硅。
可选地，所述原位重掺杂的掺杂剂量为1E20cm-2-1E23cm-2。
可选地，所述鳍片和所述功函数层之间还形成有介电层。
可选地，所述基底包括NMOS区域和PMOS区域，其中，在所述NMOS区域的鳍片上堆叠形成有第二功函数层和第三功函数层，在所述PMOS区域的鳍片上堆叠形成有第一功函数层、第二功函数层和第三功函数层。
本发明还提供了一种半导体器件的制备方法，所述方法包括：
提供基底，在所述基底上形成有若干相互间隔设置的鳍片，在所述基底上还形成有具有凹槽的隔离材料层，所述隔离材料层覆盖所述鳍片并通过所述凹槽露出所述鳍片的上端；
在所述鳍片和所述隔离材料层上依次形成介电层和功函数层；
在所述功函数层上沉积阻挡层，在沉积所述阻挡层的过程中进行原位重掺杂；
沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极。
可选地，在所述功函数层上沉积多晶硅层以形成所述阻挡层，在沉积所述多晶硅层的过程中原位重掺杂P或As。
可选地，所述原位重掺杂的掺杂剂量为1E20cm-2-1E23cm-2。
可选地，所述基底包括NMOS区域和PMOS区域，在所述鳍片和所述隔离材料层上依次形成介电层和功函数层的步骤包括：
在所述隔离材料层上形成所述介电层和第一功函数层，以覆盖所述隔离材料层和所述鳍片；
在所述PMOS区域中形成保护层，以覆盖所述PMOS区域中所述鳍片上的所述第一功函数层；
去除所述NMOS区域中所述鳍片上的所述第一功函数层，露出所述NMOS区域中的所述介电层；
去除所述保护层，露出剩余的所述第一功函数层；
在露出的所述功函数层和所述介电层上依次形成第二功函数层和第三功函数层。
可选地，在形成所述介电层之前还进一步包括对所述鳍片进行化学氧化物生长的步骤，以在所述鳍片表面形成氧化物。
可选地，沉积所述金属材料之后包括将所述金属材料平坦化至所述隔离材料层的步骤，以形成所述金属电极。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，在所述半导体器件中在功函数层和金属电极之间形成阻挡层，其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明中所述半导体器件的制备工艺流程图；
图2a-2j为本发明中所述半导体器件的制备过程示意图；
图3为本发明中移动电话手机的示例的外部视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件，所述半导体器件包括：
基底201；
鳍片202，位于所述基底上；
隔离材料层203，位于所述基底上并覆盖所述鳍片的底端，其中，所述隔离材料层中形成有凹槽，以露出所述鳍片的上端；
功函数层，位于露出的所述鳍片上；
阻挡层210，位于露出的所述功函数层上；
金属电极211，位于所述凹槽中所述阻挡层的上方；
其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。
具体地，其中，为了不增加所述阻挡层的厚度同时保证所述阻挡层具有良好的阻挡能力，在本发明中所述阻挡层为经原位掺杂的阻挡层，例如在所述阻挡层中重掺杂一种或以上的离子，以使所述阻挡层防止金属电极中的杂质进入所述功函数层的能力增强，从而使所述功函数层的数值更加稳定。
可选地，所述阻挡层选用跟以往阻挡层不同的材料，在本发明中所述阻挡层选用半导体材料层，例如可以选用多晶硅层，并对所述多晶硅进行原位重掺杂，例如进行原位重掺杂P(磷)或As，但是并不局限于所述示例。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，在所述半导体器件中在功函数层和金属电极之间形成阻挡层，其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，下面结合附图对所述方法作进一步的说明。
其中，图2a-2j为本发明中所述半导体器件的制备过程示意图；图3为本发明中移动电话手机的示例的外部视图。
图1为本发明中所述MEMS器件的制备工艺流程图，具体包括以下步骤：
步骤S1：提供基底，在所述基底上形成有若干相互间隔设置的鳍片，在所述基底上还形成有具有凹槽的隔离材料层，所述隔离材料层覆盖所述鳍片并通过所述凹槽露出所述鳍片的上端；
步骤S2：在所述鳍片和所述隔离材料层上依次形成介电层和功函数层；
步骤S3：在所述功函数层上沉积阻挡层，在沉积所述阻挡层的过程中进行原位重掺杂；
步骤S4：沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极。
下面以附图1中的工艺流程图为基础，对所述方法展开进行详细说明。
执行步骤一，提供基底201，在所述基底201上形成有若干相互间隔的鳍片202，在所述基底上还形成有具有凹槽的隔离材料层203，所述隔离材料层203覆盖所述鳍片的底端并通过所述凹槽露出所述鳍片的上端。
具体地，在该步骤中，如图2a所示，首先提供基底，所述基底201构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，基底201的构成材料选用单晶硅。
其中所述基底201具有第一器件类型区域和第二器件类型区域，并分别在所述第一器件类型区域和第二器件类型区域的所述基底上形成有第一伪栅极结构和第二伪栅极结构。
其中，所述第一器件类型区域为PMOS区域，所述第二器件类型区域为NMOS区域，或者，所述第一区域为NMOS区域，所述第二区域为PMOS区域。以下，主要以第一器件类型区域为PMOS区域，第二器件类型区域为NMOS区域的情况对本发明的制造方法进行阐述。
在基底201中形成有隔离结构，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。
在所述基底上形成有隔离材料层，以覆盖所述基底和所述鳍片，然后图案化所述隔离材料层，以在所述隔离材料层中形成开口，以露出所述鳍片。
然后分别在PMOS区域和NMOS区域的所述半导体衬底上形成有第一伪栅极结构和第二伪栅极结构。第一伪栅极结构和第二伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。牺牲栅介电层的材料较佳地为氧化物，例如二氧化硅。牺牲栅电极层的材料包括多晶硅或无定形碳，较佳地是多晶硅。牺牲栅介电层和牺牲栅电极层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
去除所述第一伪栅极结构和第二伪栅极结构，以分别形成第一凹槽和第二凹槽。
去除所述第一伪栅极结构和第二伪栅极结构，以分别形成第一凹槽和第二凹槽。具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的第一伪栅极结构和NMOS区域中的第二伪栅极结构以分别形成第一凹槽和第二凹槽。
其中，采用干法刻蚀去除牺牲栅电极层，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体(remote plasma)工艺或者微波(microwave)工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨(TMAH)中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50％的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。再采用本领域技术人员熟知的任何方法去除牺牲栅介电层。
接着，执行步骤二，在所述鳍片和所述隔离材料层上依次形成介电层205和第一功函数层206。
在一个示例中，参考图2b，首先，在所述第一凹槽和所述第二凹槽底部分别形成界面层204，再在所述第一凹槽和第二凹槽的底部和侧壁上依次形成高k介电层。
其中，界面(IL)层204的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
在该实施例中形成所述界面(IL)层的步骤包括对所述鳍片进行化学氧化物生长的步骤，以在所述鳍片表面形成界面层，如图2b所示。进一步，在进行化学氧化物生长的步骤之后还进一步包括在低氧气氛下进行退火的步骤，如图2c所示，例如进行激光退火或者闪光退火(flash anneal)。
其中，如图2d所示，所述高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
可选地，还可以在所述高K介电层上形成覆盖层，所述覆盖层的材料可以为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。
在一个示例中，在本步骤中还包括对所述高K介电层进行退火处理的步骤。退火处理可以采用炉管退火、快速退火、激光退火等工艺，热退火的温度可以为400至1000摄氏度。
其中，所述第一功函数层206为P型功函数层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。本实施例中，第一功函数层206较佳地为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃，如图2e所示。
执行步骤三，在所述PMOS区域中形成保护层207，以覆盖所述PMOS区域中所述鳍片上的所述第一功函数层206。
具体地，如图2f所示，在该步骤中所述保护层207可以选择为但不限于底部抗反射涂层BARC、无定型硅、无定型碳或者有机材料(例如DUO，DUV Light Absorbing Oxide，深紫外线吸收氧化材料)或者其他适合的材料，所述保护层207的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。在基底上沉积形成保护层207之后，执行平坦化工艺以露出隔离材料层，可以采用干法刻蚀或者化学机械研磨执行所述平坦化工艺。
去除所述NMOS区域中的所述第一功函数层，以露出所述NMOS区域中的所述介电层，如图2f所示。在本发明的一具体实施例中，可以采用干法蚀刻执行回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体蚀刻，蚀刻气体可以采用基于氯化硼和氯气的气体。
可选地，去除所述保护层，以暴露所述第二凹槽内的所述高k介电层。
可以采用湿法刻蚀或者干法刻蚀去除第二凹槽内的保护层。
在本发明的一具体实施例中，可以采用干法刻蚀去除保护层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
执行步骤四，在露出的所述功函数层和所述介电层上依次形成第二功函数层208和第三功函数层209。
参考图2g，在一个示例中，在所述第一凹槽和所述第二凹槽内形成第二功函数层208。所述第二功函数层208为P型功函数层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。本实施例中，第二功函数层208较佳地为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃，如图2g所示。
接着在所述第二功函数层208上形成第三功函数层209，如图2h所示，其中，所述第三功函数层209为N型功函数层，N型功函数层(NWF)为NMOS功函数可调层，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。
本实施例中，N型功函数层的材料较佳地为TaAlC。TaAlC中掺杂的碳可以有效抑制金属铝的扩散。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。
执行步骤五，在所述第三功函数层上沉积阻挡层210，在沉积所述阻挡层的过程中进行原位重掺杂。
参照图2i，在该步骤中所述阻挡层210并非选用本领域中常用的TaN、Ta或者TaAl。而是为了提高所述阻挡层的杂质阻挡能力选用半导体材料层作为所述阻挡层，例如可以选用多晶硅层，并对所述多晶硅进行原位重掺杂，例如进行原位重掺杂P(磷)或As，但是并不局限于所述示例。
其中，所述原位重掺杂的掺杂剂量为1E20cm-2-1E23cm-2，但并不局限于该范围。
在本发明中为了不增加所述阻挡层的厚度同时保证所述阻挡层具有良好的阻挡能力，在本发明中所述阻挡层为经原位掺杂的阻挡层，例如在所述阻挡层中重掺杂一种或以上的离子，以使所述阻挡层防止金属电极中的杂质进入所述功函数层的能力增强，从而使所述功函数层的数值更加稳定。
执行步骤六，沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极211。
参考图2j，在所述第二凹槽内和所述第一凹槽内填充金属材料。
所述金属材料可以选择为但不限于选自钨、银、金、锡中的一种或几种或者其他适合的薄膜层。本实施例中，较佳地金属材料的材料为钨。可以采用CVD、ALD或者PVD等适合的工艺形成金属材料。在采用上述工艺形成金属材料的过程中没有空洞的形成。
之后，执行化学机械研磨(CMP)工艺以平坦化NMOS区域和PMOS区域，以在NMOS区域和PMOS区域中分别形成金属电极，进而得到金属栅极。
采用CMP工艺去除多余的金属材料以露出隔离材料层203，并且使PMOS区域中的金属栅极层的顶部、NMOS区域中的金属栅极层的顶部、栅极间隙壁和隔离材料层的顶部齐平。还可以采用回刻蚀工艺去除多余的金属材料以露出层间介电层。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件及其制备方法，在所述半导体器件中在功函数层和金属电极之间形成阻挡层，其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。
实施例二
本发明还提供一种采用实施例一种方法制造获得的半导体器件。参考图2j，本发明的半导体器件包括：
基底201；
鳍片202，位于所述基底上；
隔离材料层203，位于所述基底上并覆盖所述鳍片的底端，其中，所述隔离材料层中形成有凹槽，以露出所述鳍片的上端；
功函数层，位于露出的所述鳍片上；
阻挡层210，位于露出的所述功函数层上；
金属电极211，位于所述凹槽中所述阻挡层的上方；
其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。
具体地，所述基底201构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，基底201的构成材料选用单晶硅。
其中所述基底201具有第一器件类型区域和第二器件类型区域，并分别在所述第一器件类型区域和第二器件类型区域的所述基底上形成有第一伪栅极结构和第二伪栅极结构。
其中，所述第一器件类型区域为PMOS区域，所述第二器件类型区域为NMOS区域，或者，所述第一区域为NMOS区域，所述第二区域为PMOS区域。以下，主要以第一器件类型区域为PMOS区域，第二器件类型区域为NMOS区域的情况对本发明的制造方法进行阐述。
在基底201中形成有隔离结构，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。
在所述基底上形成有隔离材料层，以覆盖所述基底和所述鳍片，然后图案化所述隔离材料层，以在所述隔离材料层中形成开口，以露出所述鳍片。
在所述第一凹槽和所述第二凹槽中所述鳍片的表面形成有界面层204，在所述第一凹槽和第二凹槽的底部和侧壁上以及所述界面层上形成有高k介电层。
其中，界面(IL)层204的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
其中，所述高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
可选地，还可以在所述高K介电层上形成有覆盖层，所述覆盖层的材料可以为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层，较佳地，沉积形成所述覆盖层的方法为原子层沉积法。
其中，在所述NMOS区域的鳍片上堆叠形成有第二功函数层和第三功函数层，在所述PMOS区域的鳍片上堆叠形成有第一功函数层、第二功函数层和第三功函数层。
其中，所述第一功函数层206为P型功函数层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。本实施例中，第一功函数层206较佳地为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃。
所述第二功函数层208为P型功函数层，P型功函数层(PWF)的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者其他适合的薄膜层。本实施例中，第二功函数层208较佳地为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃。
其中，所述第三功函数层209为N型功函数层，N型功函数层(NWF)为NMOS功函数可调层，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。
本实施例中，N型功函数层的材料较佳地为TaAlC。TaAlC中掺杂的碳可以有效抑制金属铝的扩散。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。
在所述第三功函数层上沉积有阻挡层210，在沉积所述阻挡层的过程中进行原位重掺杂。
其中，所述原位重掺杂的掺杂剂量为1E20cm-2-1E23cm-2。
在该步骤中所述阻挡层210并非选用本领域中常用的TaN、Ta或者TaAl。而是为了提高所述阻挡层的杂质阻挡能力选用半导体材料层作为所述阻挡层，例如可以选用多晶硅层，并对所述多晶硅进行原位重掺杂，例如进行原位重掺杂P或As，但是并不局限于所述示例。
在本发明中为了不增加所述阻挡层的厚度同时保证所述阻挡层具有良好的阻挡能力，在本发明中所述阻挡层为经原位掺杂的阻挡层，例如在所述阻挡层中重掺杂一种或以上的离子，以使所述阻挡层防止金属电极中的杂质进入所述功函数层的能力增强，从而使所述功函数层的数值更加稳定。
在所述第二凹槽内和所述第一凹槽内填充有金属材料。
所述金属材料可以选择为但不限于选自钨、银、金、锡中的一种或几种或者其他适合的薄膜层。本实施例中，较佳地金属材料的材料为钨。可以采用CVD、ALD或者PVD等适合的工艺形成金属材料。在采用上述工艺形成金属材料的过程中没有空洞的形成。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述半导体器件中在功函数层和金属电极之间形成阻挡层，其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的电路，因而具有更好的性能。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例一所述的半导体器件，所述半导体器件在功函数层和金属电极之间形成阻挡层，其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件，其特征在于，所述半导体器件包括：
基底；
若干鳍片，相互间隔的设置于所述基底上；
隔离材料层，位于所述基底上并覆盖所述鳍片，其中，所述隔离材料层中形成有凹槽，以露出所述鳍片的上端；
功函数层，位于露出的所述鳍片上；
阻挡层，位于所述功函数层上；
金属电极，位于所述凹槽中所述阻挡层的上方；
其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。
2.根据权利要求1所述的半导体器件，其特征在于，所述阻挡层包括原位重掺杂P或As的多晶硅。
3.根据权利要求1所述的半导体器件，其特征在于，所述原位重掺杂的掺杂剂量为1E20cm-2-1E23cm-2。
4.根据权利要求1所述的半导体器件，其特征在于，所述鳍片和所述功函数层之间还形成有介电层。
5.根据权利要求1所述的半导体器件，其特征在于，所述基底包括NMOS区域和PMOS区域，其中，所述功函数层包括：在所述NMOS区域的鳍片上堆叠的第二功函数层和第三功函数层，和在所述PMOS区域的鳍片上堆叠的第一功函数层、第二功函数层和第三功函数层。
6.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供基底，在所述基底上形成有若干相互间隔设置的鳍片，在所述基底上还形成有具有凹槽的隔离材料层，所述隔离材料层覆盖所述鳍片并通过所述凹槽露出所述鳍片的上端；
在所述鳍片和所述隔离材料层上依次形成介电层和功函数层；
在所述功函数层上沉积阻挡层，在沉积所述阻挡层的过程中进行原位重掺杂；
沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极。
7.根据权利要求6所述的方法，其特征在于，在所述功函数层上沉积多晶硅层以形成所述阻挡层，在沉积所述多晶硅层的过程中原位重掺杂P或As。
8.根据权利要求6或7所述的方法，其特征在于，所述原位重掺杂的掺杂剂量为1E20cm-2-1E23cm-2。
9.根据权利要求6所述的方法，其特征在于，所述基底包括NMOS区域和PMOS区域，在所述鳍片和所述隔离材料层上依次形成介电层和功函数层的步骤包括：
在所述隔离材料层上形成所述介电层和第一功函数层，以覆盖所述隔离材料层和所述鳍片；
在所述PMOS区域中形成保护层，以覆盖所述PMOS区域中所述鳍片上的所述第一功函数层；
去除所述NMOS区域中所述鳍片上的所述第一功函数层，露出所述NMOS区域中的所述介电层；
去除所述保护层，露出剩余的所述第一功函数层；
在露出的所述功函数层和所述介电层上依次形成第二功函数层和第三功函数层。
10.根据权利要求6所述的方法，其特征在于，在形成所述介电层之前还进一步包括对所述鳍片进行化学氧化物生长的步骤，以在所述鳍片表面形成氧化物。
11.根据权利要求6所述的方法，其特征在于，沉积所述金属材料之后包括将所述金属材料平坦化至所述隔离材料层的步骤，以形成所述金属电极。
12.一种电子装置，其特征在于，所述电子装置包括权利要求1至5之一所述的半导体器件。
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