CN107272796A - 一种带隙基准电路 - Google Patents

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Abstract

一种带隙基准电路，所述带隙基准电路包括运算放大器，所述运算放大器的输出端连接至反馈电路接入点，所述运算放大器的输出端经由单级带负载的共源级电路，连接至所述反馈电路接入点。上述方案在提高电源抑制比的同时稳定性不受影响，避免低电源电压下难以实现稳定输出的问题。

Description

一种带隙基准电路
技术领域
本发明涉及电路技术领域，特别是涉及一种带隙基准电路。
背景技术
带隙基准电路(BANDGAP)是模拟电路中的基本电路，几乎所有的功能电路比如模数转换电路、数模转换电路等都需要带隙基准电路来产生一个不随电源电压和温度变化的参考电压。对于不随电源电压变化的参考电压的衡量指标，就是电源抑制比(Power Supply Rejection Ratio，PSRR)。所以提高PSRR，对带隙基准电路至关重要。
然而，现有技术中，带隙基准电路在提高电源抑制比时，稳定性受到影响，但又难以实现补偿，除此之外，现有的带隙基准点路还存在低电源电压下难以实现稳定输出的问题。
发明内容
本发明实施例要解决的技术问题是提供一种带隙基准电路，提高电源抑制比的同时稳定性不受影响，同时避免了低电源电压下难以实现稳定输出的问题。
为了解决上述问题，本发明实施例提供一种带隙基准电路，所述带隙基准电路包括运算放大器，所述运算放大器的输出端连接至反馈电路接入点，其特征在于，所述运算放大器的输出端经由单级带负载的共源级电路，连接至所述反馈电路接入点。
可选地，所述单级带负载的共源级电路包括第一NMOS管和负载单元；
所述第一NMOS管适于将输入电压的变化转换为漏极电流的变化，所述第一NMOS管的栅极作为所述单级带负载的共源级电路的输入端，源极接地，漏极与所述负载单元耦接；
所述负载单元适于将所述漏极电流的变化转化为电压的变化。
可选地，所述负载单元包括第一PMOS管；
所述第一PMOS管的漏极与栅极耦接，并与所述第一NMOS管耦接，所述第一PMOS管的源极耦接电源。
可选地，所述负载单元包括第二NMOS管；
所述第二NMOS管的栅极与漏极耦接并与电源耦接，所述第二NMOS管的源极与所述第一NMOS管的漏极耦接。
可选地，所述负载单元包括第一电阻；
所述第一电阻的第一端与所述第一NMOS管的漏极漏接。
可选地，所述带隙基准电路，还包括：第一PNP管、第二PNP管、第二电阻、第三电阻、第四电阻、第二PMOS管和第三PMOS管；
所述第一PNP管的集电极与基极接地；
所述第二PNP管的基极与集电极接地；
所述第二电阻的第一端与所述第一PNP管的发射极耦接；
所述运算放大器的正相输入端与所述第二PNP管的发射极耦接，负相输入端与所述第二电阻的第二端耦接；
所述第三电阻的第一端与所述第二电阻的第二端耦接；
所述第四电阻的第一端与所述第二PNP管的发射极耦接，所述第四电阻的第二端作为所述带隙基准电路的输出端；
所述第二PMOS管的源极耦接电源，所述第二PMOS管的漏极与所述第三电阻的第二端耦接；
所述第三PMOS管的源极耦接电源，所述第三PMOS管的栅极与所述第二PMOS管的栅极耦接并作为所述反馈电路接入点，所述第三PMOS管的漏极与所述第四电阻的第二端耦接
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明实施例通过在所述运算放大器的输出端接入单级带负载的共源级电路，所述运算放大器的输出端经由单级带负载的共源级电路，连接至所述反馈电路接入点，从而可以通过提高增益来提高带隙基准电路的电源抑制比。此外，由于单级带负载的共源级电路的输出阻抗小，极点很大，对原来的基本的带隙基准电路的稳定性不会产生影响，也不需要额外消耗电压余度，从而在提高带隙基准电路的电源抑制比的同时，避免了补偿难和低电源电压下难以实现稳定输出的问题。
附图说明
图1是本发明实施例中的一种带隙基准电路的结构示意图；
图2是图1中所示的一种单级带负载的共源级电路的结构示意图；
图3是图1中所示的另一种单级带负载的共源级电路的结构示意图；
图4是本发明实施例中的另一种带隙基准电路的结构示意图；
图5是本发明实施例中的又一种带隙基准电路的结构示意图；
图6是图5所示电路的仿真效果图。
具体实施方式
如前所述，现有技术中，提高电源抑制比的带隙基准电路存在补偿难或者低电源电压下难以实现稳定输出的问题。
本申请的发明人研究发现，电源抑制比是指从输入到输出的增益除以从电源到输出的增益，电源抑制比近似为运算放大器的增益，而运算放大器的结构决定了其增益的范围，为了得到高的电源抑制比，一般会选择高增益的运算放大器电路(OPerationalAMPlifier，OPAMP)来实现，这就需要至少具有两级的共源结构或者一级的折叠共源共栅(Cascode)结构的OPAMP。但是具有两级以上的共源结构的OPAMP存在频率补偿难以实现的问题，另一方面，实现高增益的折叠共源共栅结构需要消耗额外的电压余度，导致带隙基准点路存在低电源电压下难以实现稳定输出的问题。所以就需要选择新的结构，既不会存在稳定性受影响导致的补偿难的问题，也不会存在低电源电压下难以实现稳定输出的问题。
一般而言，基本的带隙基准电路中存在运算放大器，运算放大器的输出端连接至反馈电路接入点，本发明实施例通过在所述运算放大器的输出端接入单级带负载的共源级电路，所述运算放大器的输出端经由单级带负载的共源级电路，连接至所述反馈电路接入点，从而可以通过提高增益来提高带隙基准电路的电源抑制比，此外，由于单级带负载的共源级电路的输出阻抗小，极点很大，对原来的基本的带隙基准电路的稳定性不会产生影响，也不需要额外消耗电压余度，从而在提高带隙基准电路的电源抑制比的同时，避免了补偿难和低电源电压下难以实现稳定输出的问题。
图1是本发明实施例中的一种带隙基准电路的结构示意图。
一般而言，基本的带隙基准电路具有运算放大器A和反馈电路1，所述反馈电路1与运算放大器A的输入端连接并具有反馈电路接入点P，所述运算放大器A的输出端连接至所述反馈电路接入点P。其中，所述反馈电路1可以是基于运算放大器A实现的各种现有的带隙基准电路中，除运算放大器A以外的电路部分。
参照图1，本发明实施例的带隙基准电路增加了单级带负载的共源级电路2，与原基本的带隙基准电路中的运算放大器A的输出端耦接，所述运算放大器A的输出端经由所述单级带负载的共源级电路2，连接至所述反馈电路1接入点P。所述单级带负载的共源级电路是指放大级为只有一级的带负载的共源级电路。
结合图1和图2，在具体实施中，所述单级带负载的共源级电路2可以包括第一NMOS管MN1和负载单元21。其中：
所述第一NMOS管MN1适于将输入电压的变化转换为漏极电流的变化，漏极电流流过电阻就会产生输出电压，所述第一NMOS管MN1的栅极作为所述单级带负载的共源级电路2的输入端，所述第一NMOS管MN1的源极接地，所述第一NMOS管MN1的漏极与所述负载单元21耦接；
所述负载单元21适于将漏极电流的变化转化为电压的变化，进而产生输出电压。
本发明实施例通过在所述运算放大器的输出端接入单级带负载的共源级电路，所述运算放大器的输出端经由单级带负载的共源级电路，连接至所述反馈电路接入点，从而可以通过提高增益来提高带隙基准电路的电源抑制比，此外，由于单级带负载的共源级电路的输出阻抗小，极点很大，对原来的基本的带隙基准电路的稳定性不会产生影响，从而不需要进行频率补偿，同时所述单级带负载的共源级电路也不需要额外消耗电压余度，从而在提高带隙基准电路的电源抑制比的同时，避免了低电源电压下难以实现稳定输出的问题。
参照图3，所述负载单元21可以是第一PMOS管MP1，所述第一PMOS管MP1的漏极与栅极耦接，并与所述第一NMOS管MN1耦接，所述第一PMOS管MP1的源极耦接电源VDD。
可以看出，图3中的所述第一PMOS管MP1采用了二极管的连接方式，采用二极管连接方式的所述第一PMOS管MP1只要在电源电压减去一个阈值电压的情况下就可以开启，所以不需要额外消耗电压余度，进而可以实现低电源电压下稳定的带隙基准电路的输出电压，同时由于输出阻抗小，在低功耗设计下所述第一PMOS管MP1的尺寸也较小，所以寄生电容较小，因此极点很大，对带隙基准电路的稳定性不会产生影响，不存在现有技术中的频率补偿难的问题。
在另一具体实施中，所述负载单元21还可以是第二NMOS管(图未示)，所述第二NMOS管的栅极与漏极耦接并与电源耦接，所述第二NMOS管MN2的源极与所述第一NMOS管的漏极耦接。需要说明的是，本领域技术人员可以理解在采用所述第二NMOS管作为负载单元21时，所述第二NMOS管MN2应与原先基本的带隙基准电路之间做其他适应性的连接。
在又一具体实施中，所述负载单元21还可以是第一电阻(图未示)，所述第一电阻的第一端与所述第一NMOS管MN1的漏极漏接。需要说明的是，本领域技术人员可以理解在采用所述第一电阻作为负载单元21时，所述第一电阻应与原先基本的带隙基准电路之间做其他适应性的连接。
下面结合图3至图5说明本发明实施例中的另一种带隙基准电路。如图4所示，所述运算放大器A的输出端经由单级带负载的共源级电路2，连接至所述反馈电路接入点P。
请继续参照图5，所述单级带负载的共源级电路2可以包括第一NMOS管MN1和负载单元21，所述负载单元21可以是第一PMOS管MP1，所述第一PMOS管MP1的漏极与栅极耦接，并与所述第一NMOS管MN1耦接，所述第一PMOS管MP1的源极耦接电源VDD。
在具体实施中，所述带隙基准电路还可以包括：第一PNP管P1、第二PNP管P2、第二电阻R2、第三电阻R3、第四电阻R4、第二PMOS管MP2和第三PMOS管MP3。其中：
所述第一PNP管P1的集电极与基极接地；
所述第二PNP管P2的基极与集电极接地；
所述第二电阻R2的第一端与所述第一PNP管P1的发射极耦接；
所述运算放大器A的正相输入端与所述第二PNP管P2的发射极耦接，负相输入端与所述第二电阻R2的第二端耦接；
所述第三电阻R3的第一端与所述第二电阻R2的第二端耦接；
所述第四电阻R4的第一端与所述第二PNP管P2的发射极耦接，所述第四电阻R4的第二端作为所述带隙基准电路的输出端VOUT；
所述第二PMOS管MP2的源极耦接电源，所述第二PMOS管MP2的漏极与所述第三电阻R3的第二端耦接；
所述第三PMOS管MP3的源极耦接电源，所述第三PMOS管MP3的栅极与所述第二PMOS管的栅极耦接并作为所述反馈电路接入点P，所述第三PMOS管MP3的漏极与所述第四电阻R4的第二端耦接。
需要说明的是，本领域的技术人员可以理解在所述负载单元21为所述第一电阻或所述第二NMOS管时，与图5中加入所述单极带负载的共源级电路2之前的带隙基准电路之间如何连接，比如在增加第一PMOS管MP1和所述第一NMOS管MN1后改变了极性，需要将所述运算放大器A的输入端的极性做适应性的调整。
下面以图5中的带隙基准电路为例推导该电路的电源抑制比PSRR。图中所述第一PMOS管MP1和所述第一NMOS管组成的共源级电路2的增益为A1＝gm1*(ro1||ro2||1/gm2)，其中，gm1为所述第一NMOS管MN1的跨导，ro1为所述第一NMOS管MN1的输出阻抗，gm2为所述第一PMOS管MP1的跨导，ro2为所述第一PMOS管MP1的输出阻抗，gm1大于gm2。
由于所述第一NMOS管MN1和所述第一PMOS管MP1处于饱和区时的输出阻抗很大，所以单级带负载的共源级电路2的增益A1可以近似为gm1/gm2，假设采用单级带负载的共源级电路2之前的带隙基准电路的电源抑制比为A0，那么图5中的带隙基准电路的电源抑制比PSRR可近似计算为PSRR＝A0*A1≈A0*gm1/gm2，由于gm1大于gm2，PSRR大于A0，从而可以得知采用了单级带负载的共源级电路2后的带隙基准电路(如图5)的电源抑制比得到了提高。
请继续参照图6，图6为采用图5中电路的仿真结果图，其表明了电源电压和带隙基准电路输出电压间的关系，横坐标为电源电压VDD，纵坐标为图5中带隙基准电路输出端VOUT的输出电压。其中曲线X为采用单级带负载的共源级电路2之前的曲线，曲线Y为采用单级带负载的共源级电路2之后，即采用图5所示电路后的电源电压和输出电压关系曲线。
从图6中可以看出，对于带隙基准电路的输出电压，在精度要求比较高的情况下，即要求带隙基准电路的输出电压随电源电压变化很小的情况下(例如小于1.5mV)，若采用图5中所示的单级带负载的共源级电路2，电源电压为1.5V时输出电压就可以达到稳定(具体参见曲线Y)，而图5中除单级带负载的共源级电路2以外的带隙基准电路需要在2.3V时才可以输出稳定的电压(具体参见曲线Y)。
从上述电源抑制比的推导和仿真结果的说明可知，本发明实施例可以提高电源抑制比，此外在低电源电压下可以输出稳定的参考电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种带隙基准电路，所述带隙基准电路包括运算放大器，所述运算放大器的输出端连接至反馈电路接入点，其特征在于，所述运算放大器的输出端经由单级带负载的共源级电路，连接至所述反馈电路接入点。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述单级带负载的共源级电路包括第一NMOS管和负载单元；
所述第一NMOS管适于将输入电压的变化转换为漏极电流的变化，所述第一NMOS管的栅极作为所述单级带负载的共源级电路的输入端，源极接地，漏极与所述负载单元耦接；
所述负载单元适于将所述漏极电流的变化转化为电压的变化。
3.根据权利要求2所述的带隙基准电路，其特征在于，所述负载单元包括第一PMOS管；
所述第一PMOS管的漏极与栅极耦接，并与所述第一NMOS管耦接，所述第一PMOS管的源极耦接电源。
4.根据权利要求2所述的带隙基准电路，其特征在于，所述负载单元包括第二NMOS管；
所述第二NMOS管的栅极与漏极耦接并与电源耦接，所述第二NMOS管
的源极与所述第一NMOS管的漏极耦接。
5.根据权利要求2所述的带隙基准电路，其特征在于，所述负载单元包括第一电阻；
所述第一电阻的第一端与所述第一NMOS管的漏极漏接。
6.根据权利要求1所述的带隙基准电路，其特征在于，还包括：第一PNP管、第二PNP管、第二电阻、第三电阻、第四电阻、第二PMOS管和第三PMOS管；
所述第一PNP管的集电极与基极接地；
所述第二PNP管的基极与集电极接地；
所述第二电阻的第一端与所述第一PNP管的发射极耦接；
所述运算放大器的正相输入端与所述第二PNP管的发射极耦接，负相输入端与所述第二电阻的第二端耦接；
所述第三电阻的第一端与所述第二电阻的第二端耦接；
所述第四电阻的第一端与所述第二PNP管的发射极耦接，所述第四电阻的第二端作为所述带隙基准电路的输出端；
所述第二PMOS管的源极耦接电源，所述第二PMOS管的漏极与所述第三电阻的第二端耦接；
所述第三PMOS管的源极耦接电源，所述第三PMOS管的栅极与所述第二PMOS管的栅极耦接并作为所述反馈电路接入点，所述第三PMOS管的漏极与所述第四电阻的第二端耦接。
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