CN107210754A - 多模式维特比解码器 - Google Patents

多模式维特比解码器 Download PDF

Info

Publication number
CN107210754A
CN107210754A CN201680009277.8A CN201680009277A CN107210754A CN 107210754 A CN107210754 A CN 107210754A CN 201680009277 A CN201680009277 A CN 201680009277A CN 107210754 A CN107210754 A CN 107210754A
Authority
CN
China
Prior art keywords
branch
viterbi
data symbol
unit
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680009277.8A
Other languages
English (en)
Other versions
CN107210754B (zh
Inventor
陈继强
寇于
张子贤
徐丹丰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Itu Technology Co Ltd
Etopus Technology Inc
Original Assignee
Itu Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Itu Technology Co Ltd filed Critical Itu Technology Co Ltd
Publication of CN107210754A publication Critical patent/CN107210754A/zh
Application granted granted Critical
Publication of CN107210754B publication Critical patent/CN107210754B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3961—Arrangements of methods for branch or transition metric calculation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

一种支持不同解码模式的多模式维特比解码器。维特比解码器包括用于输出一个或更多个数据符号值的电路系统。电路系统在第一解码模式(例如PAM‑4)中将一个或更多个数据符号值设置为第一数量单位间隔。电路系统在第二解码模式(例如NRZ)中将一个或更多个数据符号值设置为第二数量单位间隔。第二数量单位间隔大于第一数量单位间隔。分支度量电路适于在第一解码模式中基于第一数量单位间隔的数据符号值来生成维特比分支度量组。分支度量电路适于在第二解码模式中基于第二数量单位间隔的数据符号值来生成维特比分支度量组。

Description

多模式维特比解码器
技术领域
本公开内容涉及维特比解码，并且更具体地涉及支持多种解码模式的维特比解码器。
背景技术
在高速通信系统中，发送装置使用例如两级不归零(NRZ)信令的信令方案来通过高速通信信道将数据发送至接收装置。接收装置从通信信道接收表示发送数据的模拟信号。随着数据速率要求的增加，代替NRZ或除NRZ之外，未来的通信系统可以使用多电平脉冲幅度调制(PAM)信令。然而，处理PAM和NRZ信令两者所需的复杂电路系统倾向于增加接收装置的大小和功率。
发明内容
本公开内容的实施方式包括在不同解码模式下操作的维特比解码器。在一个实施方式中，维特比解码器包括用于输出一个或更多个数据符号值的电路系统。电路系统在第一解码模式(例如PAM-4)中将一个或更多个数据符号值设置为第一数量单位间隔。电路系统在第二解码模式(例如NRZ)中将一个或更多个数据符号值设置为第二数量单位间隔。第二数量单位间隔大于第一数量单位间隔。分支度量电路适于在第一解码模式中基于第一数量单位间隔的数据符号值来生成维特比分支度量组。分支度量电路适于在第二解码模式中基于第二数量单位间隔的数据符号值来生成维特比分支度量组。路径度量电路基于维特比分支度量组来生成维特比路径度量。
在一个实施方式中，公开了维特比解码器中的操作方法。该方法包括：在第一解码模式中：将一个或更多个数据符号值设置为第一数量单位间隔；以及基于第一数量单位间隔的数据符号值用分支度量电路来生成维特比分支度量组。该方法还包括在第二解码模式中：将一个或更多个数据符号值设置为第二数量单位间隔，所述第二数量单位间隔大于第一数量单位间隔；以及基于第二数量单位间隔的数据符号值用分支度量电路来生成维特比分支度量组。该方法还包括在第一解码模式和第二解码模式两者中基于维特比分支度量组来生成维特比路径度量。
在另一实施方式中，维特比解码器包括：路径度量电路，用于基于维特比分支度量组来生成维特比路径度量。分支度量电路生成维特比分支度量组，所述分支度量电路支持第一解码模式和第二解码模式。分支度量电路包括：第一分支度量级，用于基于一个或更多个数据符号值和分支目标值来生成第一候选分支度量组；第二分支度量级，用于将成对的第一候选分支度量组合成第二候选分支度量组；以及度量选择电路，用于在第一解码模式中选择第一候选分支度量组作为维特比分支度量组，以及在第二解码模式中选择第二候选分支度量作为维特比分支度量组。
在另一实施方式中，公开了维特比解码器中的操作方法。该方法包括：通过以下方式基于一个或更多个数据符号值来生成候选分支度量组：基于一个或更多个数据符号值和分支目标值来生成第一候选分支度量组；将成对的第一候选分支度量组合成第二候选分支度量组；以及在第一解码模式中选择第一候选分支度量组作为维特比分支度量组，以及在第二解码模式中选择第二候选分支度量作为维特比分支度量组。该方法还包括基于维特比分支度量组来生成维特比路径度量。
鉴于附图、说明书和权利要求书，本说明书中描述的特征和优点不是全部包括的，并且具体地，许多附加特征和优点对于本领域普通技术人员将是显见的。此外，应当注意，说明书中使用的语言主要是出于可读性和指导目的而选择的，并且可能没有被选择来描绘或限制本发明的主题。
附图说明
通过结合附图考虑以下详细描述，可以容易地理解本公开内容的实施方式的教导。
图1是根据实施方式的包括接收器的高速通信系统。
图2包括根据实施方式的NRZ和PAM-4信令的图示。
图3是根据实施方式的用于对PAM-4符号进行解码的维特比网格的段。
图4示出了根据实施方式的用于对NRZ符号进行解码的双级维特比网格如何可以表示为单级维特比网格。
图5是根据实施方式的维特比解码器的框图。
图6A示出了根据实施方式的NRZ解码模式期间的第一分支度量级和第一分支度量级的操作。
图6B示出了根据实施方式的PAM-4解码模式期间的第一分支度量级和第一分支度量级的操作。
图7示出了根据实施方式的第二分支度量单元。
图8示出了根据实施方式的路径度量单元。
具体实施方式
附图和以下描述仅通过说明的方式涉及本公开内容的优选实施方式。现在将详细参考本公开内容的几个实施方式，其示例在附图中示出。应当注意，在可行的情况下，类似或相似的附图标记可以在附图中使用，并且可以指示类似或相似的功能。本领域技术人员将从下面的描述中容易地认识到，在不脱离本文所述的公开内容的原理的情况下，可以采用本文所示的结构和方法的替选实施方式。
本公开内容的实施方式包括具有多模式维特比解码器的接收器。维特比解码器可以对不同的信令类型(例如NRZ和PAM-4两者)进行解码，从而在仍然支持多种信令类型的同时最小化维特比解码器的大小。从概念上讲，维特比解码器重新使用用于NRZ解码的PAM-4网格，这通过共享分支度量单元、路径度量单元和追溯单元在硬件中实现。在其他实施方式中，本文描述的概念可以应用于不同于NRZ和PAM-4的信令类型。
图1是根据实施方式的包括接收器10的高速通信系统。接收器10耦接至通信信道12，并且通过通信信道12从远程发送器(未示出)接收模拟信道信号102。通信信道12可以是例如在计算背板中找到的携载单端或差分信号的铜通信信道。通信信道12也可以是例如携载光信号的光通信信道。
在发送器处从数字数据生成信道信号102。信道信号102可以使用几种不同信令技术例如NRZ或PAM中之一来生成。NRZ通过使用高电压或低电压对数据位进行编码来代表每符号1位。PAM通过将数据位编码为两个以上的电压电平例如2N个可能的电压电平来表示每符号N位(N>＝2)。例如，在PAM-4信令中，信号的电压电平可以表示00、01、10或11的数据位。在例如PAM-5的其他实施方式中，可以存在五个可能的电压电平而不是2N个电压电平。
接收器10从信道信号102恢复数字数据142。在一些实施方式中，接收器10可以是较大装置的一部分或独立装置，例如专用集成电路(ASIC)。接收器10包括模拟前端(AFE)110、模数转换器(ADC)120、数字有限脉冲响应(DFIR)均衡器130、多模式维特比解码器140和模式控制电路160。可以用生成信号的硬件电路来实现这些部件中的每一个，并且连接部件的线路将信号从一个部件传送至下一个部件。
AFE 110包括使用模拟处理技术来生成模拟输入信号112的信号调节电路系统。由于信道损伤，例如插入损耗、串扰、符号间干扰和光色散，信道信号102可能是非理想的，并且AFE 110使用模拟处理来减少这些不理想中的一些。AFE 110中的电路系统的示例包括可变增益放大器或连续时间均衡滤波器。在其他实施方式中，AFE 110可以简单地是接收信道信号102并将信道信号102传递下去以在没有信号处理的情况下生成模拟输入信号的输入端。
ADC 120的输入端被耦接至AFE 110的输出端。ADC 120通过对模拟输入信号112进行采样将模拟输入信号112转换为一个或更多个数字输入信号122。采样频率由时钟信号172的频率来控制并且与时钟信号172的频率匹配。采样频率通常与输入信号112的符号率相同，使得每个采样表示不同的数据符号。然后，将模拟样本舍入或量化为其最接近的数字值。
数字有限脉冲响应(DFIR)滤波器130的输入端被耦接至ADC 120的输出端。DFIR130接收数字输入信号122并且将数字输入信号122滤波成经滤波的数字输入信号132。DFIR滤波器130是其脉冲响应具有有限持续时间的滤波器。DFIR滤波器130产生经滤波的数字输入信号132，其具有等于数字输入信号122的延迟值的加权和的值。DFIR滤波器130可以包括多个抽头，其中，每个抽头代表数字输入信号122的不同输入值。每个抽头被加权并相加在一起以产生经滤波的数字输入信号132。抽头和加权的数目可以取决于接收器10的调谐需要而变化。
在一个实施方式中，数字输入信号122携载N位值，并且经滤波的数字输入信号132携载M位值。N可以等于或不同于M。例如，数字输入信号122和经滤波的数字输入信号132都可以携载8位值。
模式控制电路160确定要由接收器10解码的信令的类型(例如NRZ或PAM-4)，并且输出具有指示接收器是否要在NRZ解码模式或PAM-4解码模式中操作的状态的模式选择信号162。例如，当信令是NRZ时，模式选择信号162可以处于逻辑高状态(1)，而当信令是PAM-4时，模式选择信号162可以处于逻辑低状态(0)。在一个实施方式中，可以通过与发送装置的协商预先确定信令的类型。在另一实施方式中，信令的类型可以由接收器10的用户来设置。
维特比解码器140的输入端被耦接至DFIR滤波器130的输出端。维特比解码器140接收经滤波的数字输入信号132，并且使用维特比算法从经滤波的数字输入信号132中恢复数据。维特比算法是用于对卷积码进行解码的最大似然算法。
取决于发送装置是使用NRZ信令还是PAM-4信令来生成信道信号12，信号132的值可以表示NRZ符号值或PAM-4符号值。维特比解码器140还以不同的维特比解码模式在模式选择信号162的控制下操作。在NRZ解码模式中，维特比解码器140通常在半速时钟174的控制下操作，并且每次解码两个连续NRZ符号的值。在PAM-4解码模式中，维特比解码器140通常在全速时钟172的控制下操作，并且每次解码一个PAM-4符号的值。维特比解码器140因此支持多种解码模式(例如NRZ和PAM-4)，其允许接收器10在不需要为两个单独的维特比解码器预留芯片空间的情况下支持NRZ信令和PAM-4信令。
图2包括根据实施方式的NRZ信令和PAM-4信令的图示。顶部波形示出了NRZ信令的不同数据符号，而底部波形示出了PAM-4信令的不同数据符号。数据符号(y)用虚线分隔。数据符号表示载波在给定时间的状态，并且通常具有特定的相位、幅度和频率。载波从一个符号改变为下一个符号的状态的速率是符号率。每个数据符号具有符号持续时间，也称为符号的单位间隔。单位间隔与符号率成反比。
在NRZ信令中，每个数据符号表示单个数据位(1或0)。在PAM-4信令中，每个数据符号表示多个数据位(00、01、10或11)。对于图2所示的十三个不同的NRZ符号或PAM-4符号，存在十三个不同的单位间隔。假设符号率相同，则PAM-4信令导致NRZ信令的数据速率加倍。
在PAM-4解码模式期间，维特比解码器140每次以单个单位间隔使用一个PAM-4数据符号的值来计算十六维特比分支度量组。维特比解码器140在PAM-4解码模式期间以全速(即以符号率)操作。在NRZ解码模式期间，维特比解码器140每次以两个连续单位间隔使用两个连续NRZ数据符号的值来计算十六维特比分支度量组。维特比解码器140在NRZ解码模式期间以半速(即以符号率的一半)操作。
图3是根据实施方式的用于对PAM-4符号进行解码的维特比格网302的段。维特比网格302包括四个先前状态310、四个下接状态320和表示状态之间的可能的转换的十六个分支330。因为先前状态310中的每一个具有到下接状态320中的每一个下接状态的分支，所以维特比网格302是完全连接的网格。
在维特比解码期间，计算十六个分支度量，一个用于每个分支330。分支度量是沿先前状态310与下接状态320之间的给定分支的转换的可能性的测量。通过从符号值减去分支目标值来计算分支度量。如果与分支目标值对应的分支是正确转换，则分支目标值是符号的预测值。然后，分支度量用于计算表示通过网格302的最可能的路径的路径度量。因为先前状态310中的每一个具有到下接状态320中的每一个下接状态的分支，所以维特比网格302是完全连接的网格。
图4示出了根据实施方式的用于对NRZ符号进行解码的双级维特比网格402如何可以被表示为单级维特比网格452。顶部图是双级维特比网格402。网格402包括第一时间处的四个状态410、第二时间处的四个状态420和第三时间处的四个状态430。维特比网格402包括状态410与状态420之间的八个分支440。网格402还包括状态420与状态430之间的八个分支450。
如果中间状态420被去除并且分支440与分支450合并，则双级维特比网格402也可以表示为单级维特比网格452。图4的底部图示出了可以用于NRZ符号解码的单级维特比网格452。单级维特比网格452包括状态410与状态430之间的十六个分支460。实现用于对NRZ符号进行解码的单级网格452的维特比解码器140等待，直到两个单位间隔的两个连续NRZ符号值在计算分支460的分支度量之前被接收为止。因此，维特比解码器140以输入NRZ符号的符号率的一半产生分支460的分支度量。
图4中的维特比网格452与图3中的维特比网格302相同。在一个实施方式中，维特比解码器140为NRZ符号解码和PAM-4符号解码两者实现相同的网格(例如452、302)。这允许维特比解码器140中的电路系统的大部分被重新用于对不同的符号类型进行解码。在PAM-4解码模式中，维特比解码器140以与PAM-4符号率相同的频率计算维特比分支度量。在NRZ解码模式中，维特比解码器140以NRZ符号率的频率的一半计算维特比分支度量。
图5是根据实施方式的维特比解码器140的框图。维特比解码器140包括符号提供单元(SPU)电路502、时钟选择复用器580、分支度量单元(BMU)电路520、路径度量单元(PMU)电路550、追溯单元(TBU)电路560和分支目标选择复用器570。维特比解码器140的部件通常由电路实现，并且在其他实施方式中，维特比解码器140可以包括图5中未示出的另外的电路。
SPU 502接收数字信号132。信号132携载M位(例如8位)数字值，其表示由ADC 120采样并由DFIR 130滤波的NRZ数据符号或PAM-4数据符号的值。SPU 502进一步控制每次提供给BMU 520的连续单位间隔(例如1或2个单位间隔)的数据符号的数量。如所示出的，SPU502包括寄存器508和510以及符号选择复用器515。
寄存器508存储当前单位间隔的当前符号值y0。寄存器510存储先前单位间隔的先前数据符号值y1。寄存器508和510在时钟信号172的控制下操作。符号选择器复用器515具有两个输入端。一个输入端接收当前单位间隔的当前符号值y0，而另一输入端接收先前单位间隔的先前符号值y1。符号选择器复用器515取决于模式选择信号162的状态来选择当前数据符号值y0或先前数据符号值y1作为其输出。在PAM-4解码模式中，复用器515选择当前数据符号值y0作为其输出。在NRZ解码模式中，复用器515选择先前数据符号值y1作为其输出。
因此，在PAM-4解码模式中，用于单个单位间隔的一个数据符号y0的值被复制并且通过信号路径516和517两者提供给BMU 520。在NRZ解码模式中，两个不同单位间隔的两个连续数据符号y0和y1的值被提供给BMU 520。一个数据符号y0的值通过信号路径516来提供，而另一数据符号y1的值通过信号路径517来提供。因此，与在PAM-4解码模式期间相比，SPU502在NRZ解码模式期间跨信号路径516和517提供更多数量单位间隔的数据符号值。
BMU 520耦接至符号提供单元502的输出端，并且经由信号路径516和517接收数据符号值。BMU使用数据符号值来计算十六维特比分支度量548的组。每个维特比分支度量548对应于图3的维特比网格302或图4的维特比网格460的不同分支。在PAM-4解码模式中，单个单位间隔的单个数据符号的值用于计算十六维特比分支度量548的组。在NRZ解码模式中，两个不同单位间隔的两个连续数据符号的值用于计算十六维特比分支度量548的组。如所示出的，BMU 520包括第一分支度量电路级525(BMU1)、第二分支度量电路级530(BMU2)和度量选择复用器535。
BMU1525经由信号路径516和517接收两个数据符号值。数据符号值可以表示单个PAM-4符号或两个连续NRZ符号。第一分支度量级525对接收到的数据符号值执行十六次分支度量计算，以产生十六个候选分支度量527的组。一般通过从接收到的数据符号值减去分支目标值572来执行分支度量计算，然后平均所得值。将参照图6A至图6B更详细地说明BMU1525的细节。
BMU2530组合候选分支度量527对以产生另一十六个候选分支度量532的组。将参照图7更详细地说明BMU2的细节。
度量选择复用器535选择要输出的候选分支度量527或候选分支度量532作为最终的维特比分支度量548的组。所选择的分支度量取决于模式选择信号162的状态。如果模式选择信号162指示接收器10处于PAM-4解码模式，则选择候选分支度量527的组用于输出。如果模式选择信号162指示接收器10处于NRZ解码模式，则选择候选分支度量532的组用于输出。
分支目标选择复用器570在其输入端处接收PAM-4分支目标值568和NRZ分支目标值569。分支目标选择复用器570取决于模式选择信号162的状态来选择要输出的PAM-4分支目标值或NRZ分支目标值作为分支目标值572。这使得BMU1525使用的分支目标值572取决于PAM-4符号还是NRZ符号被解码而不同。在一个实施方式中，存在十六个单一(unique)的PAM-4分支目标值568。存在八个单一的NRZ分支目标值569。如果分支目标值不与其他值重复，则分支目标值被认为与其他分支目标值相比是单一的。
PMU 550在NRZ解码模式和PAM-4解码模式两者中从维特比分支度量548计算维特比路径度量552。路径度量552是通过维特比网格沿给定路径的分支度量548的累积。PMU550通常使用加法比较选择(ACS)操作来计算维特比路径度量552，如将参照图8描述的。
TBU 560收集路径度量552并且在NRZ解码模式和PAM-4解码模式中从路径度量552识别最大似然路径。TBU 560可以包括通过多个维特比网格级重构正确路径的先进后出(FILO)缓冲器。然后，TBU 560输出与最大似然路径对应的恢复数据142。
时钟选择复用器580接收全速时钟信号172和半速时钟信号174。时钟选择复用器570选择要输出的全速时钟信号172或半速时钟信号174作为所选择的时钟信号582。BMU520、PMU 550和TBU 560的寄存器由所选择的时钟信号582计时并且在所选择的时钟信号582的控制下操作。
选择的时钟信号取决于模式选择信号162的状态。在PAM-4解码模式中，复用器580选择全速时钟信号172，这使得BMU 520、PMU 550和TBU 560以输入(incoming)PAM-4符号的符号率进行操作并执行计算。在NRZ解码模式中，复用器580选择半速时钟信号174，这使得BMU520、PMU 550和TBU 560以输入NRZ符号的符号率的一半进行操作并执行计算。
图6A示出了根据实施方式的NRZ解码模式期间的第一分支度量级525和第一分支度量级525的操作。y0表示一个单位间隔的NRZ数据符号值。y1表示及时跟随y0的另一单位间隔的另一NRZ数据符号值。yT是分支目标值。
BMU1525包括用于保持数据符号值y0的寄存器608和用于保持另一数据符号值y1的另一寄存器609。十六个不同的加法器电路612和614(仅在图6a中示出四个)实现十六次减法运算。前八个加法器电路612从数据符号值y0中减去相应的分支目标值yT(000-111)。次八个加法器电路614从数据符号值y1中减去相应的分支目标值yT(000-111)。
加法器电路612和614的输出值被输入至查找表(LUT)622和624。LUT 622和624包括输入值与分支度量值之间的关联。LUT 622和624查找十六个不同候选分支度量527的组的适当的输出值。LUT 622和624实现预先计算的数学函数例如输入值的平方以产生输出值。所得到的十六个候选分支度量527的组表示图4的两级网格402中的分支440和450的分支度量。
在NRZ解码模式期间由BMU1525执行以产生分支度量527的十六次计算602的列表在图6A的右侧被再现。在NRZ解码模式期间，分支度量单元525在分支度量计算602中使用八个单一的分支目标值yT(000)至yT(111)。分支目标值可以被设置为彼此不同的预定值。分支目标值也可以取决于信道特性来实时调整。
图6B示出了根据实施方式的PAM-4解码模式期间的第一分支度量级525和第一分支度量级525的操作。用于NRZ计算的相同的寄存器608和609、加法器电路612和614以及查找表622和624现在被重新利用并用于实现PAM-4计算。
y0表示单位间隔的PAM-4数据符号值。yt是分支目标值。在PAM-4解码模式期间，寄存器608和609两者都存储相同PAM-4数据符号的数据符号值y0。所有十六个加法器电路612和614现在都接收相同的符号值y0。加法器电路612和614从数据符号值y0中减去相应的分支目标值yT(00,00)至yT(11,11)。LUT 622和624使用加法器电路612和614的输出来查找十六个不同候选分支度量527的组的适当输出值。所得到的十六个候选分支度量527的组表示图3的PAM-4维特比网格302中的分支330中的每个分支的分支度量。
PAM-4解码模式期间由BMU1 525执行以产生分支度量527的十六次计算652的列表在图6B的右侧上。在PAM-4解码模式期间，BMU1 525在分支度量计算602中使用十六个单一的分支目标值yT(00,00)至yT(11,11)。分支目标值可以被设置为彼此不同的预定值。分支目标值也可以取决于信道特性来实时调整。
现在参照图7，示出了根据实施方式的第二分支度量单元530。BMU2530包括输入寄存器702、路由电路714和十六个不同的加法器电路712(仅在图7中示出三个)。输入寄存器702存储分支度量527。路由电路714将分支度量527路由至加法器电路712的输入端。每个加法器电路712组合不同对的分支度量527以生成分支度量532。
同时，路由电路714和加法器电路712实现十六次不同的计算702。图7中的计算702的列表示出为NRZ解码模式。每次计算702是不同对的分支度量527之和。所得到的候选分支度量532对应于来自图4的维特比网格452的分支460。在概念上，BMU2 530实现了将双级维特比网格402转换成单级维特比网格452。
图8示出了根据实施方式的路径度量单元550。PMU 550包括存储所选择的维特比分支度量548的输入寄存器808。所选择的维特比分支度量548是在PAM-4解码模式期间的候选分支度量532。所选择的维特比分支度量是NRZ解码模式期间的候选分支度量527。然而，无论使用PAM-4解码模式还是NRZ解码模式，路径度量单元550的操作是相同的。
PMU 550将维特比分支度量548划分为四组四个分支度量548。对于每个组，使用加法器电路来将维特比分支度量548与先前的路径度量PM00至PM03组合以生成候选路径度量。最小值选择电路804将候选路径度量相互比较以识别候选路径度量的最小值。然后，将最小候选路径度量存储在寄存器中以更新相应的路径度量PM00至PM03。以这种方式，生成四个新的路径度量PM00至PM03。
在一个实施方式中，接收器10或接收器10内的部件的表示可以作为数据存储在非暂态计算机可读介质(例如硬盘驱动器、闪存驱动器、光驱动器)中。这些表示可以是例如行为级、寄存器传送级、逻辑部件级、晶体管级和布局几何级描述。
在阅读本公开内容时，本领域普通技术人员将通过本公开内容的公开原理来理解具有多模式维特比解码器的接收器的另外的替选结构和功能设计。因此，虽然已经示出和描述了本公开内容的特定实施方式和应用，但是应当理解，本公开内容不限于本文公开的精确构造和部件。在不脱离如所附权利要求书限定的公开内容的精神和范围的情况下，可以在本文公开的公开内容的方法和设备的布置、操作和细节中进行对本领域技术人员而言显见的各种修改、改变和变化。

Claims (20)

1.一种维特比解码器，包括：
电路系统，用于输出一个或更多个数据符号值，所述电路系统在第一解码模式中将所述一个或更多个数据符号值设置为第一数量单位间隔，并且在第二解码模式中将所述一个或更多个数据符号值设置为第二数量单位间隔，所述第二数量单位间隔大于所述第一数量单位间隔；
分支度量电路，用于在所述第一解码模式中，基于所述第一数量单位间隔的数据符号值来生成维特比分支度量组，并且在所述第二解码模式中，基于所述第二数量单位间隔的数据符号值来生成所述维特比分支度量组；以及
路径度量电路，用于基于所述维特比分支度量组来生成维特比路径度量。
2.根据权利要求1所述的维特比解码器，其中，所述分支度量电路包括：
第一分支度量级，用于基于所述一个或更多个数据符号值和分支目标值来生成第一候选分支度量组；
第二分支度量级，用于将成对的所述第一候选分支度量组合成第二候选分支度量组；以及
度量选择电路，用于在所述第一解码模式中选择所述第一候选分支度量组作为所述维特比分支度量组，并且在所述第二解码模式中选择所述第二候选分支度量作为所述维特比分支度量组。
3.根据权利要求2所述的维特比解码器，其中，所述第一分支度量级包括：
多个加法器电路，用于将所述一个或更多个数据符号值与所述分支目标值组合；以及
多个查询表，用于基于所述加法器电路的输出来输出所述第一候选分支度量的值。
4.根据权利要求1所述的维特比解码器，其中，所述分支度量电路还基于分支目标值来生成所述维特比分支度量组，并且所述维特比解码器还包括：
分支目标选择电路，用于接收第一分支目标值和第二分支目标值，并且在所述第一解码模式中选择所述第一分支目标值作为所述分支度量电路的分支目标值，并且在所述第二解码模式中选择所述第二分支目标值作为所述分支度量电路的分支目标值。
5.根据权利要求4所述的维特比解码器，其中，存在比单一第二分支目标值更多的单一第一分支目标值。
6.根据权利要求5所述的维特比解码器，其中，存在十六个单一第一分支目标值和八个单一第二分支目标值。
7.根据权利要求1所述的维特比解码器，其中，所述电路系统沿着第一信令路径和第二信令路径输出所述一个或更多个数据符号值，所述第一信令路径在所述第一解码模式中携载共同单位间隔的数据符号值，并且在所述第二解码模式中携载不同单位间隔的不同数据符号值。
8.根据权利要求1所述的维特比解码器，其中，所述电路系统包括：
寄存器，用于存储先前单位间隔的先前数据符号；以及
复用器，用于在所述第一解码模式中针对所述数据符号值中之一选择当前单位间隔的当前数据符号，并且在所述第二解码模式中针对所述数据符号值中之一选择所述先前数据符号。
9.根据权利要求1所述的维特比解码器，其中，所述路径度量电路包括：
多个加法器电路，用于将所述维特比分支度量与所述路径度量组合，所述路径度量单元基于所述加法器电路的输出来更新所述路径度量。
10.根据权利要求1所述的维特比解码器，其中，所述数据符号值在所述第一解码模式中是NRZ数据符号值，并且在所述第二解码模式中是PAM-4数据符号值。
11.根据权利要求1所述的维特比解码器，其中，所述第一数量单位间隔是一个单位间隔，并且所述第二数量单位间隔是两个单位间隔。
12.根据权利要求1所述的维特比解码器，其中，所述分支度量电路以由时钟信号控制的速率来计算所述维特比分支度量组，所述时钟信号在所述第一解码模式中是第一频率，并且在所述第二解码模式中是低于所述第一频率的第二频率。
13.一种维特比解码器中的操作方法，包括：
在第一解码模式中：
将一个或更多个数据符号值设置为第一数量单位间隔；以及
基于所述第一数量单位间隔的数据符号值来用分支度量电路生成维特比分支度量组；
在第二解码模式中：
将所述一个或更多个数据符号值设置为第二数量单位间隔，所述第一数量单位间隔小于所述第一数量单位间隔；以及
基于所述第二数量单位间隔的数据符号值来用所述分支度量电路生成所述维特比分支度量组；以及
在所述第一解码模式和所述第二解码模式两者中，基于所述维特比分支度量组来生成维特比路径度量。
14.一种维特比解码器，包括：
路径度量电路，用于基于维特比分支度量组来生成维特比路径度量；以及
分支度量电路，用于生成所述维特比分支度量组，所述分支度量电路支持第一解码模式和第二解码模式，并且包括：
第一分支度量级，用于基于一个或更多个数据符号值和分支目标值来生成第一候选分支度量组；
第二分支度量级，用于将成对的所述第一候选分支度量组合成第二候选分支度量组；以及
度量选择电路，用于在第一解码模式中选择第一候选分支度量组作为所述维特比分支度量组，并且在所述第二解码模式中选择所述第二候选分支度量作为所述维特比分支度量组。
15.根据权利要求14所述的维特比解码器，其中，所述第一分支度量级包括：
多个加法器电路，用于将所述一个或更多个数据符号值与所述分支目标值组合；以及
多个查询表，用于基于所述加法器电路的输出来输出所述第一候选分支度量的值。
16.根据权利要求14所述的维特比解码器，其中，所述维特比解码器还包括：
分支目标选择电路，用于接收第一分支目标值和第二分支目标值，并且在所述第一解码模式中选择所述第一分支目标值作为所述第一分支度量级的分支目标值，并且在所述第二解码模式中选择所述第二分支目标值作为所述第一分支度量级的分支目标值。
17.根据权利要求14所述的维特比解码器，其中，存在比单一第二分支目标值更多的单一第一分支目标值。
18.根据权利要求14所述的维特比解码器，其中，所述数据符号值在所述第一解码模式中是PAM-4数据符号值，并且在所述第二解码模式中是NRZ数据符号值。
19.根据权利要求14所述的维特比解码器，其中，所述第一数量单位间隔是一个单位间隔，并且所述第二数量单位间隔是两个单位间隔。
20.一种维特比解码器中的操作方法，包括：
通过以下方式基于一个或更多个数据符号值来生成候选分支度量组：
基于一个或更多个数据符号值和分支目标值来生成第一候选分支度量组；
将成对的所述第一候选分支度量组合成第二候选分支度量组；以及
在第一解码模式中选择所述第一候选分支度量组作为维特比分支度量组，并且在第二解码模式中选择所述第二候选分支度量作为所述维特比分支度量组；以及
基于维特比分支组来生成维特比路径度量。
CN201680009277.8A 2015-02-18 2016-02-16 多模式维特比解码器 Active CN107210754B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/624,872 US9705531B2 (en) 2015-02-18 2015-02-18 Multi mode viterbi decoder
US14/624,872 2015-02-18
PCT/US2016/018127 WO2016133933A1 (en) 2015-02-18 2016-02-16 Multi mode viterbi decoder

Publications (2)

Publication Number Publication Date
CN107210754A true CN107210754A (zh) 2017-09-26
CN107210754B CN107210754B (zh) 2020-12-11

Family

ID=56622582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680009277.8A Active CN107210754B (zh) 2015-02-18 2016-02-16 多模式维特比解码器

Country Status (3)

Country Link
US (1) US9705531B2 (zh)
CN (1) CN107210754B (zh)
WO (1) WO2016133933A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113056787A (zh) * 2018-10-23 2021-06-29 美光科技公司 具有端接关闭模式的多电平接收器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170359146A1 (en) * 2016-06-13 2017-12-14 Qualcomm Incorporated Enhanced lva decoding using iterative comparison trellis construction
KR102497232B1 (ko) * 2018-06-18 2023-02-07 삼성전자주식회사 신호 수신 회로 및 그것의 동작 방법
CN109981117B (zh) * 2019-03-18 2023-07-04 北京无极芯动科技有限公司 一种四模前向纠错码处理器
EP3761540A1 (en) * 2019-07-04 2021-01-06 Nxp B.V. Mitigating viterbi decoder processing latency in wireless systems
US20230171135A1 (en) * 2020-05-12 2023-06-01 David V. Plant Chromatic Dispersion Tolerant PAM-M Transceiver for Optical Routing to Extended Paths
KR20220023896A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748626A (en) * 1987-01-28 1988-05-31 Racal Data Communications Inc. Viterbi decoder with reduced number of data move operations
US5870433A (en) * 1995-12-06 1999-02-09 Ke Kommunikations-Eletronik Gmbh & Co. Method of processing signals in a viterbi decoder according to delayed decision feedback sequence estimation (DDFSE) algorithm
CN1281296A (zh) * 1999-07-15 2001-01-24 富士通株式会社 维特比解码器和传输设备
CN1327636A (zh) * 1999-08-02 2001-12-19 皇家菲利浦电子有限公司 检测设备
US20040153958A1 (en) * 2003-01-08 2004-08-05 Mario Steinert Path metric calculation circuit in viterbi decoders
US20060195773A1 (en) * 2005-02-17 2006-08-31 Samsung Electronics Co., Ltd. Viterbi decoder architecture for use in software-defined radio systems
CN1830151A (zh) * 2003-07-25 2006-09-06 松下电器产业株式会社 维特比解码器
US7191387B1 (en) * 2002-01-15 2007-03-13 Ikanos Communication Inc. Method and apparatus for forward error correction
US20070183539A1 (en) * 2006-02-09 2007-08-09 Fujitsu Limited Viterbi decoding circuit and wireless device
US20090135946A1 (en) * 2007-11-26 2009-05-28 Eric Morgan Dowling Tiled-building-block trellis decoders

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6148431A (en) * 1998-03-26 2000-11-14 Lucent Technologies Inc. Add compare select circuit and method implementing a viterbi algorithm
US6553541B1 (en) * 1999-04-14 2003-04-22 Texas Instruments Incorporated Reduced-complexity sequence detection
US7197686B2 (en) * 2002-10-11 2007-03-27 Nvidia Corporation Reconfigurable bit-manipulation node
US8958697B2 (en) 2003-06-10 2015-02-17 Alexander I. Soto System and method for optical layer management in optical modules and remote control of optical modules
US8116381B2 (en) 2007-10-22 2012-02-14 Lg Electronics Inc. Digital broadcasting system and data processing method in digital broadcasting system
US9384003B2 (en) 2007-10-23 2016-07-05 Texas Instruments Incorporated Determining whether a branch instruction is predicted based on a capture range of a second instruction
JP2010206570A (ja) 2009-03-04 2010-09-16 Sony Corp 復号装置、復号方法
EP2621092A1 (en) 2012-01-27 2013-07-31 Imec Method for Viterbi decoder implementation

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748626A (en) * 1987-01-28 1988-05-31 Racal Data Communications Inc. Viterbi decoder with reduced number of data move operations
US5870433A (en) * 1995-12-06 1999-02-09 Ke Kommunikations-Eletronik Gmbh & Co. Method of processing signals in a viterbi decoder according to delayed decision feedback sequence estimation (DDFSE) algorithm
CN1281296A (zh) * 1999-07-15 2001-01-24 富士通株式会社 维特比解码器和传输设备
CN1327636A (zh) * 1999-08-02 2001-12-19 皇家菲利浦电子有限公司 检测设备
US7191387B1 (en) * 2002-01-15 2007-03-13 Ikanos Communication Inc. Method and apparatus for forward error correction
US20040153958A1 (en) * 2003-01-08 2004-08-05 Mario Steinert Path metric calculation circuit in viterbi decoders
CN1830151A (zh) * 2003-07-25 2006-09-06 松下电器产业株式会社 维特比解码器
US20060195773A1 (en) * 2005-02-17 2006-08-31 Samsung Electronics Co., Ltd. Viterbi decoder architecture for use in software-defined radio systems
US20070183539A1 (en) * 2006-02-09 2007-08-09 Fujitsu Limited Viterbi decoding circuit and wireless device
US20090135946A1 (en) * 2007-11-26 2009-05-28 Eric Morgan Dowling Tiled-building-block trellis decoders

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113056787A (zh) * 2018-10-23 2021-06-29 美光科技公司 具有端接关闭模式的多电平接收器
US11531632B2 (en) 2018-10-23 2022-12-20 Micron Technology, Inc. Multi-level receiver with termination-off mode

Also Published As

Publication number Publication date
CN107210754B (zh) 2020-12-11
US20160241274A1 (en) 2016-08-18
WO2016133933A1 (en) 2016-08-25
US9705531B2 (en) 2017-07-11

Similar Documents

Publication Publication Date Title
CN107210754A (zh) 多模式维特比解码器
CN103081422B (zh) 用于判决反馈均衡器的自适应电路和方法
GB2326570A (en) Decoding trellis coded data
JP2016123056A (ja) 判定帰還型等化回路
JP2007166031A (ja) Ｃｒｃ値の算出装置
US20190036551A1 (en) Sequence detectors
CN1701517B (zh) 译码装置和方法
US5878092A (en) Trace-back method and apparatus for use in a viterbi decoder
US10763895B2 (en) Circuitry and method for dual mode reed-solomon-forward error correction decoder
US8964899B2 (en) Receiving circuit
US8724688B1 (en) Compensation factor reduction in an unrolled decision feedback equalizer
US10637690B1 (en) Apparatus for performing decision feedback equalizer adaptation control
US20140355658A1 (en) Modal PAM2/PAM4 Divide By N (Div-N) Automatic Correlation Engine (ACE) For A Receiver
JP5352803B2 (ja) 遅延判定帰還型系列推定器と方法
Yueksel et al. Design techniques for high-speed multi-level Viterbi detectors and trellis-coded-modulation decoders
Song et al. A maximum-likelihood sequence detection powered ADC-based serial link
KR100988224B1 (ko) 트렐리스 디코딩된 데이터 제공 장치 및 방법과, 트렐리스 디코더
Yueksel et al. A 4.1 pJ/b 25.6 Gb/s 4-PAM reduced-state sliding-block Viterbi detector in 14 nm CMOS
US20060088088A1 (en) Look-ahead equalizer and method for determining output of look-ahead equalizer
CN110710113B (zh) 序列检测器中的路径度量单元及路径度量的方法
US11528168B2 (en) Methods, systems and apparatus for hybrid signal processing for pulse amplitude modulation
CN101657855B (zh) 信息再现装置和图像显示装置
JP2011217343A (ja) 受信回路
JPH10247364A (ja) データ再生装置
KR100192794B1 (ko) 비터비 디코더의 트레이스백 진행 구조

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant