CN107196650B - 基于数模混合的高速信号同步系统 - Google Patents

Abstract

本发明属于高速信号同步技术领域，特别涉及一种基于数模混合的高速信号同步系统。本发明利用高速异或门电路和有源RC积分电路完成高速模拟信号与本地超前、滞后模拟同步信号的积分清除运算；输出结果经低速A/D转换器对两路模拟积分清除电路输出的低频信号进行采样，采样结果送至数字信号处理器中处理，并利用线性估值算法得到超前支路、滞后支路积分结果的峰值估计值；环路鉴别器依据超前支路、滞后支路积分结果的峰值估计值，计算得到两路积分峰值差值，用以反馈环路时延量的估计值，从而调整模拟域的信号发生器产生的本地同步信号，完成高速信号同步。本发明降低了A/D转换器采样率，节约了成本并降低了功耗，节省了数字信号处理所占用的运算资源和存储资源，降低了同步模块的运算复杂度。

Description

基于数模混合的高速信号同步系统

技术领域

本发明属于高速信号同步技术领域，特别涉及一种基于数模混合的高速信号同步系统。

背景技术

在基于全数字延迟锁定环路(Fully Digital Delay-Locked Loop,FDDLL)的高速信号同步应用中，为了满足人们对空间通信和探测越来越高的要求，空间通信正在向着高通信带宽、大通信容量的方向发展，这也对高速信号同步技术提出了更高的要求。传统的基于全数字域处理的信号同步技术通过A/D转换器将模拟信号变为数字信号，经捕获完成粗同步，之后转入跟踪模块，通过一定阶数的延迟锁定环路实现对接收信号到达时刻的准确同步。基于全数字域处理的信号同步技术虽然可达到较高的同步精度，但是随着信号传输速率逐渐变高，单个脉冲的持续时间缩短至ns或ps量级，将相关处理全部放在数字域中，一方面使得对于满足奈奎斯特采样定理的高速数据采集技术的需求会受到A/D转换器采样技术发展的限制，同时还会耗费数字信号处理器的大量运算资源和存储资源。

发明内容

针对以上问题，本发明提出了一种基于模数混合的同步系统。利用高速异或门电路和有源RC积分电路完成UWB模拟信号与本地超前、滞后模拟同步信号的积分清除运算，输出结果经低速A/D转换器采样后通过线性估值算法完成两支路积分峰值的差值计算，用于估计环路时延量，进而调整本地信号，形成模拟域与数字域相结合的闭合同步环路，实现对环路时延量的持续跟踪。具体如下：

一种数模混合的高速信号同步系统，包括：积分清除电路，将接收到的模拟同步信号中的帧头同步码分别与本地超前支路、滞后支路的模拟同步信号的进行积分清除运算；A/D转换器和数字信号处理器，其中A/D转换器对超前支路和滞后支路的积分清除运算的结果分别采样，数字信号处理器对所述分别采样的结果进行峰值估计；环路鉴别器(Discriminator)，对所述数字信号处理器所估计的超前支路和滞后支路的峰值做比较，判断相关峰的位置，输出环路时延量的估计值；以及信号发生器，包括码相位累加器和本地码表，根据环路时延量的估计值转换的相位调整所述本地码表，产生本地同步码，与接收到的模拟同步信号一同构成模拟域与数字域相结合的闭合同步环路。

进一步，所述积分清除电路通过高速异或门电路和模拟积分电路实现所述积分清除运算，所述高速异或门电路完成乘法运算，所述模拟积分电路完成累加运算。所述模拟积分电路采用带保持和清零功能的有源RC积分器实现。

再进一步，所述有源RC积分器的积分起始和结束时刻可控，工作时有“积分”、“保持”和“清除”三种状态。

再进一步，所述有源RC积分器处于“积分”工作状态的持续时间T_coh小于时间有源RC积分器的时间常数τ₀，其中τ₀＝R×C。

进一步，当超前支路经积分器的输出信号幅度小于滞后支路经积分器的输出信号幅度时，判断为即时支路落后于接收信号；当超前支路经积分器的输出信号幅度大于滞后支路经积分器的输出信号幅度时，判断为即时支路超前于接收信号；当超前支路经积分器的输出信号幅度小于滞后支路经积分器的输出信号幅度时，判断为即时支路与接收信号同步。

进一步，所述环路鉴别器利用伪随机码自相关函数三角主峰的左右对称性对超前支路和滞后支路所估计的峰值做比较，来判断相关峰的位置。

进一步，所述环路鉴别器中在第i个积分周期环路时延量的估计值是通过得到的，是超前支路所估计的峰值，是滞后支路所估计的峰值，A₄是一个的常量。

进一步，所述信号发生器，所述码相位累加器将第i个积分周期的延迟量估计值转换为初始相位P_0(i)，并依据初始相位P_0(i)调整所述本地码表产生本地同步码。

再进一步，所述码相位累加器将第i个积分周期延迟量估计值转换为初始相位P_0(i)的公式为其中，B_L是跟踪环路的噪声带宽，比特周期T_b＝1/R_b，R_b为数据速率。

再进一步，所述码相位累加器输出的码相位值P_NCO为P_NCO(i+1)＝((L_{frame_point}(i)-1)×FTW+P_0(i))％(L×2^F)，其中，L_{fame_point}(i)指的是第i次跟踪时一个传输帧生成的样点数，P_NCO(i+1)表示第i+1次跟踪的码相位值，FTW表示码相位增量控制字，F是码相位的小数量化位数，L是帧数据长度，％表示取余运算。

与全数字延迟锁定环路等现有技术相比，本发明的有益效果是：

1.在保证高精度同步的同时，极大地降低了A/D转换器采样率，节约了成本并降低了功耗；

2.节省了数字信号处理所占用的运算资源和存储资源，降低了同步模块的运算复杂度。

3.有效解决高通信速率条件下，全数字信号同步技术在高速通信测控系统应用的技术限制。

附图说明

图1是基于模数混合的高速信号同步系统原理图。

图2是带保持和清零功能的有源RC积分器。

图3是积分、保持和清除三种状态持续时间示意图。

图4是伪随机码的三角形自相关函数曲线。

图5是环路鉴别器的输出结果实施例。

图6是全数字同步技术与基于数模混合的同步方法同步精度的对比图。

具体实施方式

下面结合附图和实施例对本发明做进一步说明和详细描述。

基于模数混合的高速信号同步系统的原理图如图1所示。在模拟信号处理端，接收到的模拟同步信号中含有一段用于信号同步的帧头，即帧头同步码。这段帧头同步码首先通过高速异或门电路和模拟积分清除电路与本地超前支路、滞后支路的同步码完成积分清除运算；在数字信号处理端，低速A/D转换器对两路模拟积分清除电路输出的低频信号进行采样，采样结果送至数字信号处理器中处理，并利用线性估值算法得到超前支路、滞后支路积分结果的峰值估计值；最后环路鉴别器依据超前支路、滞后支路积分结果的峰值估计值，计算得到两路积分峰值差值，用以反馈环路时延量的估计值，从而调整模拟域的信号发生器产生的本地同步信号，完成高速信号同步。

如图1所示，模数混合的高速信号同步系统主要包括：高速异或门电路和模拟积分清除电路、A/D转换器和数字信号处理器、环路鉴别器以及信号发生器四个部分，下面对这四个部分进行详细说明。

高速异或门电路和模拟积分清除电路使用模拟积分的方式对本地超前支路、滞后支路信号与接收到的模拟同步信号进行积分清除运算。模数混合的高速信号同步系统接收的模拟同步信号模型表示如下：

r(t)＝s(t-τ)+n(t)＝c_kA₁G(t-kT_b-τ)+n(t) (1)

其中s(t)是接收到的长度为L的帧数据，包含长度为N_t的同步码，τ是同步码的传输延时数；n(t)为叠加的高斯白噪声。c_k是数据帧中第k个比特数据对应的符号，c_k∈{0,1}；A₁是接收模拟信号的幅度。

设数据速率为R_b，则有比特周期T_b＝1/R_b，数据帧帧周期T_frame＝L×T_b，同步码周期T_c＝N_t×T_b。G(t)是下式定义的门函数：

G(t)＝u(t)-u(t-T_b) (2)

设超前-滞后相关间隔为2d，设环路时延量为τ_d，假设τ_d<T_b，则本地产生的超前支路模拟同步信号c_e(t)和滞后支路模拟同步信号c_l(t)可表示为：

c_e(t)＝c_p(t+d)＝c_kA₂G(t-(τ+τ_d)+d-kT_b) (3)

c_l(t)＝c_p(t-d)＝c_kA₂G(t-(τ+τ_d)-d-kT_b) (4)

其中，c_p(t)＝s(t-τ-τ_d)是信号发生器产生的即时支路同步信号(即时支路是指相对于超前支路和滞后支路而言，信号发生器产生的信号相位恰好与接收信号相位一致)，A₂是信号幅度，且A₂≠A₁。

超前支路、滞后支路信号与接收信号的积分清除运算通过高速异或门电路和模拟积分电路完成，高速异或门电路完成“乘法运算”，模拟积分电路完成“累加运算”。模拟积分电路采用的是图2中带保持和清零功能的有源RC积分器，时间常数为τ₀＝R×C，其中R表示电阻值，C表示电容值，该积分器的积分起始和结束时刻可控，工作时分为“积分”、“保持”和“清除”三种状态，三种状态持续时间分别为T_coh、T_keep和T_clear，其与积分清除周期T_frame间的关系如图3所示。

令有效积分时间T_coh<τ₀，以保证在该时间内积分器未达到饱和状态，因此可推得在T_coh时间内，超前支路积分电路输出结果为：

其中，G_e(t)是下式定义的门函数：

G_e(t)＝u(t)-u(t-τ_d-d-T_b) (6)

设N_t为时刻t所对应的同步码中的比特数，信号部分W_{e_1}(t,τ)的表达式为：

由于n(t)满足高斯分布，在高信噪比以及时间间隔足够小时，其时域的幅值可近似为一个很小的常数a,则在T_coh时间内，加性噪声部分W_{e_2}(t,τ)＝N_tA₃，其中其值是一个常数。因此在单个积分清除周期内，超前支路经积分器后输出的波形为：

其中，是一个与τ_d和d无关的常量。

同理，在单个积分清除周期内，滞后支路经积分器后输出的波形为：

显然，当超前支路经积分器的输出信号幅度大于滞后支路经积分器的输出信号幅度时，判断为即时支路落后于接收信号；当超前支路经积分器的输出信号幅度小于滞后支路经积分器的输出信号幅度时，判断为即时支路超前于接收信号；当超前支路经积分器的输出信号幅度小于滞后支路经积分器的输出信号幅度时，判断为即时支路与接收信号同步。具体地：

当即时支路落后于接收信号，有：

|W_E(T_c,τ_d)|>|W_L(T_c,τ_d)|_τd>0 (10)

式中|W_E(T_c,τ_d)|表示在单个积分清除周期T_c内，超前支路与接收信号经积分器的输出信号的幅度，|W_L(T_c,τ_d)|表示在单个积分清除周期T_c内，滞后支路与接收信号经积分器的输出信号的幅度。

而当即时支路超前于接收信号，即时，表示即时支路超前于接收信号。这一结果可由图4中伪随机码的三角形自相关函数曲线表示出来，实线上的实心圆点代表即时支路与接收信号对齐时的三路相关结果；当本地即时支路相对于接收信号滞后τ_d时，伪随机码自相关函数的三角峰整体向下时移τ_d，虚线上的空心圆点则代表此时各路的相关结果。

A/D转换器和数字信号处理器对模拟积分电路输出的两路模拟积分清除结果采样，并利用采样结果进行峰值估计。具体方法为：采用低速A/D转换器以T_s为采样间隔分别对波形W_E(t,τ_d)、W_L(t,τ_d)进行采样，根据奈奎斯特采样定理，T_s应满足T_s<T_coh/2，以保证在一个有效积分时间T_coh内至少有两个采样点。设第i个积分周期中，超前支路、滞后支路积分结果的某两个相邻采样点对应的积分幅值分别为Y_{i1_e}、Y_{i2_e}和Y_{i1_l}、Y_{i2_l}，使用线性估值算法得到超前、滞后支路积分结果的估计值为：

其中是超前支路所估计的积分结果，是滞后支路所估计的积分结果，f_s是采样频率，注意这里与值均为负数。

环路鉴别器利用伪随机码自相关函数三角主峰的左右对称性对超前和滞后两路积分估计峰值做比较，判断相关峰的位置。通过计算得到超前减滞后积分峰值差值，完成对环路时延量的估计，其原理为：

△W(T_c,τ_d)＝W_E(T_c,τ_d)-W_L(T_c,τ_d)＝-2A₄τ_d (12)

即在每一个积分周期内，当A₄确定后，时延τ_d决定着T_c时刻所对应的超前支路、滞后支路积分结果之差的大小，且两者呈线性关系。△W(T_c,τ_d)的含义是环路时延量τ_d对应的积分结果差值的理论值即

基于式(13)中与τ_d之间的线性关系，我们可利用式(11)积分峰值估计值得到第i个积分周期的环路时延量估计值其表达式为：

其中是超前支路所估计的峰值，是滞后支路所估计的峰值。

采用一阶滤波算法将第i个积分周期的环路延迟量估计值转换为信号发生器中码相位累加器的初始相位P_0(i)，其算法如式(15)所示：

其中，B_L是全数字延迟锁定环路的噪声带宽。

信号发生器包括码相位累加器和本地码表，码相位累加器将第i个积分周期的延迟量估计值转换为初始相位P_0(i)，并依据初始相位P_0(i)调整本地码表，产生本地同步码，与接收到的模拟同步信号一同构成模拟域与数字域相结合的闭合同步环路。由于延迟量的估计有正有负，所以计算得到的初始相位P_0(i)也有正有负，但是在实际的算法设计中，由于本地码表存储器寻址的有效地址的限制，必须保证码相位累加器输出的码相位值P_NCO∈[0,L×2^F](F为码相位的小数量化位数，L表示帧数据长度)，所以为了本地产生的同步码的连续性，每次循环的首个相位地址的确定还要考虑前一次循环结束时，最后一个寻址对应的码相位所在位置，具体处理方式如式(16)所示：

P_NCO(i+1)＝((L_{frame_point}(i)-1)×FTW+P_0(i))％(L×2^F) (16)

其中，L_{fame_point}(i)指的是第i次跟踪时一个传输帧生成的样点数，P_NCO(i+1)表示第i+1次跟踪时的码相位值，FTW表示码相位增量控制字，％表示取余运算。

设定同步信号数据帧长度L＝8192bit，其中同步码长度N_t＝256bit，环路接收信号的数据速率为R_b＝2.49Gbps，超前-滞后相关器间隔D＝0.4ns，预设的环路时延量为3/10T_b。模拟积分电路的电阻值设为R＝0.2Ω，电容值设为C＝0.1uF，由于积分后输出的信号波形频率较低，低速A/D转换器的采样率设置为50Msps。

参见图5，是E_b/N₀＝-15dB，-10dB，-5dB，0dB，5dB，10B条件下的环路跟踪曲线，即环路鉴别器的输出结果，为了便于观察，将其放大至第140至170次之间，如图所示，各条跟踪曲线均在0值附近抖动，说明环路已经入锁，且随着E_b/N₀的提高，抖动越来越小。

参见图6，是E_b/N₀＝-15dB，-10dB，-5dB，0dB，5dB，10B条件下，全数字同步技术与基于数模混合的高速信号同步技术同步精度的对比图，由图可见，随着信噪比的提高，两种方法的同步精度都随之提升，但在相同信噪比下，基于数模混合同步技术的同步精度要高于全数字同步技术。

与实现同样功能的全数字延迟环路相比较，本发明提出的这种基于数模混合的高速信号同步技术在运算资源占用和运算复杂度方面都具有较大优势。使用FPGA作为数字信号处理器，二者的资源占用对比结果如表1所示，运算复杂度对比结果如表2所示。基于数模混合的高速信号同步技术占用更少的FPGA资源，运算复杂度较低，在硬件实现中将会耗用更低的功率。

表1两种方法占用的FPGA资源比较

表2两种方法的环路运算复杂度比较

Claims (10)

1.一种基于数模混合的高速信号同步系统，其特征在于，包括：

积分清除电路，将接收到的模拟同步信号中的帧头同步码分别与本地超前支路、滞后支路的模拟同步信号进行积分清除运算；

A/D转换器和数字信号处理器，所述A/D转换器对所述积分清除电路中超前支路和滞后支路的积分清除运算的结果分别采样，所述数字信号处理器对所述分别采样的结果进行峰值估计；

环路鉴别器，对所述数字信号处理器所估计的超前支路和滞后支路的峰值做比较，判断相关峰的位置，输出环路时延量的估计值；以及

信号发生器，包括码相位累加器和本地码表，所述码相位累加器根据环路时延量的估计值转换的相位调整所述本地码表，产生本地同步码，与接收到的模拟同步信号一同构成模拟域与数字域相结合的闭合同步环路。

2.如权利要求1所述的基于数模混合的高速信号同步系统，其特征在于，所述积分清除电路通过高速异或门电路和模拟积分电路实现所述积分清除运算，所述高速异或门电路完成乘法运算，所述模拟积分电路完成累加运算。

3.如权利要求2所述的基于数模混合的高速信号同步系统，其特征在于，所述模拟积分电路采用带保持和清零功能的有源RC积分器实现。

4.如权利要求3所述的基于数模混合的高速信号同步系统，其特征在于，所述有源RC积分器的积分起始和结束时刻可控，工作时有“积分”、“保持”和“清除”三种状态。

5.如权利要求4所述的基于数模混合的高速信号同步系统，其特征在于，所述有源RC积分器处于“积分”工作状态的持续时间T_coh小于时间有源RC积分器的时间常数τ₀，其中τ₀＝R×C。

6.如权利要求1所述的基于数模混合的高速信号同步系统，其特征在于，当超前支路经积分清除电路的输出信号幅度大于滞后支路经积分清除电路的输出信号幅度时，判断为即时支路落后于接收信号；当超前支路经积分清除电路的输出信号幅度小于滞后支路经积分清除电路的输出信号幅度时，判断为即时支路超前于接收信号；当超前支路经积分清除电路的输出信号幅度等于滞后支路经积分清除电路的输出信号幅度时，判断为即时支路与接收信号同步。

7.如权利要求1所述的基于数模混合的高速信号同步系统，其特征在于，所述环路鉴别器利用伪随机码自相关函数三角主峰的左右对称性对超前支路和滞后支路所估计的峰值做比较，来判断相关峰的位置；

或者，其特征在于，

所述环路鉴别器中在第i个积分周期环路时延量的估计值是通过

得到的，是超前支路所估计的峰值，是滞后支路所估计的峰值，A₄是常量。

8.如权利要求1所述的基于数模混合的高速信号同步系统，其特征在于，所述信号发生器的码相位累加器将第i个积分周期的延迟量估计值转换为初始相位P_0(i)，并依据初始相位P_0(i)调整所述本地码表产生本地同步码。

9.如权利要求8所述的基于数模混合的高速信号同步系统，其特征在于，所述码相位累加器将第i个积分周期延迟量估计值转换为初始相位P_0(i)的公式为其中，B_L是跟踪环路的噪声带宽，比特周期T_b＝1/R_b，R_b为数据速率。

10.如权利要求9所述的基于数模混合的高速信号同步系统，其特征在于，所述码相位累加器输出的码相位值P_NCO为P_NCO(i+1)＝((L_{frame_point}(i)-1)×FTW+P_0(i))％(L×2^F)，其中，L_{fame_point}(i)指的是第i次跟踪时一个传输帧生成的样点数，P_NCO(i+1)表示第i+1次跟踪的码相位值，FTW表示码相位增量控制字，F是码相位的小数量化位数，L是帧数据长度，％表示取余运算。