CN107170726A - 电力电子组件和半导体器件叠层 - Google Patents

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Abstract

电力电子组件和半导体器件叠层。所述电力电子组件包括半导体器件叠层，半导体器件叠层具有宽带隙半导体器件、半导体冷却芯片和第一电极，半导体冷却芯片热联接到宽带隙半导体器件，第一电极电联接到宽带隙半导体器件并定位在宽带隙半导体器件和半导体冷却芯片之间。半导体冷却芯片定位在衬底层和宽带隙半导体器件之间。衬底层包括衬底入口端口和衬底出口端口。集成流体通道系统在衬底入口端口和衬底出口端口之间延伸，并且包括：衬底流体入口通道，其从衬底入口端口延伸到衬底层中；衬底流体出口通道，其从衬底出口端口延伸到衬底层中；和一个或多个冷却芯片流体通道，其延伸到半导体冷却芯片中。

Description

电力电子组件和半导体器件叠层
相关申请的交叉引用
本申请要求提交于2016年3月8日提交的美国临时专利申请 NO.62/305,281的优先权。
技术领域
本说明书大体涉及电力电子组件，更具体地，涉及具有半导体器 件叠层和集成流体通道系统的电力电子组件，所述半导体器件叠层具 有半导体冷却芯片，所述集成流体通道系统在半导体器件叠层内延伸。
背景技术
散热装置可以联接到诸如电力电子器件这样的发热装置，以移除 热量并降低发热装置的最大工作温度。可以使用冷却流体经由对流热 传递来接收由发热装置产生的热量，并且从发热装置移除这种热量。 例如，可以引导冷却流体的射流使得其冲击发热装置的表面。从发热 装置移除热量的另一种方式是将发热装置联接到由导热材料(例如铝) 制成的翅片式散热器。
然而，由于新开发的电气系统的需求，电力电子组件被设计成在 增大的功率水平下工作并且产生了相应增加的热通量，常规的散热器 不能充分地除热通量来将电力电子组件的工作温度有效地降低到可接 受的温度水平。此外，传统的散热器和冷却结构需要附加的接合层和 热匹配材料(例如，结合层、衬底、热界面(thermal interface)材料)。 这些附加层使整个组件的热阻显著增大，并且使得电子系统的热管理 更为困难。
因此，需要具有内部冷却结构的替代电力电子组件和替代电力电 子器件。
发明内容
在一个实施例中，一种电力电子组件包括半导体器件叠层，所述 半导体器件叠层具有宽带隙半导体器件、半导体冷却芯片和第一电 极，所述宽带隙半导体器件包括宽带隙半导体材料，所述半导体冷却 芯片包括热联接到所述宽带隙半导体器件的半导体材料，所述第一电 极电联接到所述宽带隙半导体器件并且定位在所述宽带隙半导体器 件和所述半导体冷却芯片之间。所述电力电子组件还包括衬底层，所 述衬底层联接到所述半导体器件叠层，使得所述半导体冷却芯片定位 在所述衬底层和所述宽带隙半导体器件之间。所述衬底层包括衬底入 口端口和衬底出口端口。集成流体通道系统在所述衬底层的衬底入口端口和衬底出口端口之间延伸。此外，所述集成流体通道系统包括衬 底流体入口通道、衬底流体出口通道和一个或多个冷却芯片流体通 道，所述衬底流体入口通道从所述衬底入口端口延伸到所述衬底层 中，所述衬底流体出口通道从所述衬底出口端口延伸到所述衬底层 中，所述一个或多个冷却芯片流体通道延伸到所述半导体冷却芯片 中。所述一个或多个冷却芯片流体通道与所述衬底流体入口通道和所 述衬底流体出口通道流体连通。
在另一个实施例中，一种半导体器件叠层包括第一半导体冷却芯 片和第二半导体冷却芯片，所述第一半导体冷却芯片联接到所述第二 半导体冷却芯片。所述第一半导体冷却芯片和所述第二半导体冷却芯 片每个均包括半导体材料、冷却芯片流体入口、冷却芯片流体出口和 一个或多个冷却芯片流体入口通道，所述一个或多个冷却芯片流体入 口通道定位在所述第一和第二半导体冷却芯片的凹部区域中并且与 所述冷却芯片流体入口和所述冷却芯片流体出口流体连通。所述半导 体器件叠层还包括宽带隙半导体器件、第一电极和第二电极，所述宽 带隙半导体器件定位在所述第一半导体冷却芯片和所述第二半导体 冷却芯片之间，并且热联接到所述第一半导体冷却芯片和所述第二半 导体冷却芯片，所述第一电极电联接并且热联接到所述宽带隙半导体 器件，并且定位在所述第一半导体冷却芯片和所述宽带隙半导体器件 之间，所述第二电极电联接并且热联接到所述宽带隙半导体器件，并 且定位在所述第二半导体冷却芯片和所述宽带隙半导体器件之间。
在又一个实施例中，一种电力电子组件包括衬底层和多个半导体 器件叠层，所述衬底层具有衬底流体入口和衬底流体出口。每个半导 体器件叠层均包括第一半导体冷却芯片和第二半导体冷却芯片，所述 第一半导体冷却芯片联接到所述第二半导体冷却芯片。所述第一半导 体冷却芯片和所述第二半导体冷却芯片每个均包括半导体材料、冷却 芯片流体入口、冷却芯片流体出口和一个或多个冷却芯片流体入口通 道，所述一个或多个冷却芯片流体入口通道定位在所述第一和第二半 导体冷却芯片的凹部区域中，并且与所述冷却芯片流体入口和所述冷 却芯片流体出口流体连通。每个半导体器件叠层还包括宽带隙半导体 器件、第一电极和第二电极，所述宽带隙半导体器件定位在所述第一 半导体冷却芯片和所述第二半导体冷却芯片之间，并且热联接到所述 第一半导体冷却芯片和所述第二半导体冷却芯片，所述第一电极电联 接并且热联接到所述宽带隙半导体器件，并且定位在所述第一半导体 冷却芯片和所述宽带隙半导体器件之间，所述第二电极电联接并且热联接到所述宽带隙半导体器件，并且定位在所述第二半导体冷却芯片 和所述宽带隙半导体器件之间。此外，每个半导体器件叠层的冷却芯 片流体入口均流体地联接到所述衬底层的衬底流体入口，并且每个半 导体器件叠层的冷却芯片流体出口均流体地联接到所述衬底层的衬 底流体出口。
基于以下结合附图的详细描述，将更全面地理解由本文所述的实 施例提供的这些和附加的特征。
附图说明
附图中所阐述的实施例本质上是说明性和示意性的，并且不旨在 限制由权利要求限定的主题。当结合以下附图阅读时，可以理解说明 性实施例的以下详细描述，在这些附图中，相同的结构用相同的附图 标记表示，并且其中：
图1A示意性地示出了根据本发明所示出和描述的一个或多个实 施例的示例性电力电子组件，所述电力电子组件具有宽带隙半导体器 件；
图1B示出了根据本发明所示出和描述的一个或多个实施例的图 1A的示例性电力电子组件的剖视图，所述电力电子组件具有延伸到宽 带隙半导体器件中的集成流体通道系统；
图2A示意性地示出了根据本发明所示出和描述的一个或多个实 施例的示例性电力电子组件，所述电力电子组件具有宽带隙半导体器 件和半导体冷却芯片；
图2B示出了根据本发明所示出和描述的一个或多个实施例的图 2A的示例性电力电子组件的剖视图，所述电力电子组件具有延伸到半 导体冷却芯片中的集成流体通道系统；
图2C示出了根据本发明所示出和描述的一个或多个实施例的图 2A的示例性电力电子组件的另一个实施例的剖视图，所述电力电子组 件具有延伸穿过半导体冷却芯片并延伸到宽带隙半导体器件中的集成 流体通道系统；
图3A示意性地示出了根据本发明所示出和描述的一个或多个实 施例的示例性电力电子组件，所述电力电子组件包括多个半导体器件 叠层；
图3B示意性地示出了根据本发明所示出和描述的一个或多个实 施例的图3A的示例性电力电子组件的示例性单个半导体器件叠层； 和
图3C示意性地示出了根据本发明所示出和描述的一个或多个实 施例的图3B的示例性单个半导体器件叠层的单个半导体冷却芯片的 第二芯片表面。
具体实施方式
总体参考附图，本公开的实施例涉及电力电子组件，所述电力电 子组件包括衬底层和一个或多个半导体叠层。所述半导体叠层中的每 个均包括一个或多个宽带隙半导体器件、电联接到所述宽带隙半导体 器件的一个或多个电极，并且在一些实施例中还包括一个或多个半导 体冷却芯片(cooling chip)。本公开的电力电子组件还包括集成流体 通道系统，所述集成流体通道系统包括在电力电子组件的多个部件内 延伸的冷却通道，例如，所述冷却通道延伸到衬底层、电极、半导体 冷却芯片、宽带隙半导体器件、或以上部件的组合中。在工作中，介 电冷却流体可以循环通过集成流体通道系统，以从电力电子器件移除热量。直接定位在电力电子器件内(例如直接定位在宽带隙半导体器 件内)的冷却通道有助于从热源(例如，宽带隙半导体器件)处移除 热量。此外，直接定位在电力电子器件内的冷却通道降低了由热源和 介电冷却流体之间的中间结构所产生的热阻。此外，集成流体通道系 统还可以通过提供无需单独的冷却部件和冷却层(例如单独的散热装 置)的冷却来减小电力电子组件的整体尺寸。
参照图1A和图1B，图1A和图1B示意性地示出了示例性电力电 子组件100，所述电力电子组件100包括联接到衬底层110的半导体 器件叠层120。图1A示出了电力电子组件100的透视图，并且图1B 示出了电力电子组件100的实施例沿着图1A的线A-A的剖视图。如图1B所示，电力电子组件100包括集成流体通道系统160，所述集成 流体通道系统160在半导体器件叠层120的至少一部分和衬底层110 内延伸。集成流体通道系统160提供了在衬底层110和半导体器件叠 层120内延伸的流体流路，使得介电冷却流体可以循环通过衬底层110 和半导体器件叠层120，以从半导体器件叠层120的一个或多个宽带 隙半导体器件122移除热量。非限制性介电冷却流体包括R-245fa和 HFE-7100。可以使用其它介电冷却流体。所选择的介电冷却流体的类 型可以取决于待冷却的发热装置的工作温度。
所示出的电力电子组件100的衬底层110可以包括任何衬底材料， 例如高温共烧陶瓷(HTCC)材料、低温共烧陶瓷(LTCC)材料、 FR-4等。衬底层110可以包括高温衬底层(例如HTCC)，所述高温 衬底层在成分上构造为能够承受高于或等于大约宽带隙半导体器件122的工作温度的温度(例如高于约250℃、280℃、300℃、320℃、 350℃等的温度)，而基本上不会变形或产生其他劣化。如图1所示， 衬底层110包括与基部表面118相对的面向器件的表面116。此外， 衬底层110包括一个或多个衬底侧壁119，所述衬底侧壁119在面向 器件的表面116和基部表面118之间围绕衬底层110的周边延伸。
衬底层110包括衬底入口端口112和衬底出口端口114。如图1A 和图1B中所示，衬底入口端口112和衬底出口端口114可各自延伸到 一个或多个衬底侧壁119中。例如，衬底入口端口112可以延伸到第 一衬底侧壁119a中，并且衬底出口端口114可以延伸到第二衬底侧壁 119b中。在一个非限制性示例中，衬底入口端口112和衬底出口端口 114中的一个或两个可以延伸到衬底层110的基部表面118中。在另 一个非限制性示例中，衬底入口端口112和衬底出口端口114中的一 个或两个可以延伸到衬底层110的面向器件的表面116中。
仍然参考图1A和图1B，宽带隙半导体器件122包括宽带隙半导 体材料，例如但不限于SiC、GaN、AlN、BN、金刚石等。作为一个 非限制性示例，宽带隙半导体材料可以是包括约3eV或更大的带隙的 任何半导体材料。在一些实施例中，宽带隙半导体器件122可以包括绝缘栅双极晶体管(“IGBT”)、金属氧化物半导体场效应晶体管 (“MOSFET”)或任何其它半导体器件。此外，作为一个非限制性示 例，宽带隙半导体器件122可以在约250℃和约350℃之间的温度下工 作。应当理解，其他工作温度是可以的。
如图1B所示，宽带隙半导体器件122包括与第二器件表面126 相对的第一器件表面124。第一器件表面124面向第一电极130(例如 与第一电极130接触和/或联接到第一电极130)，使得第一电极130 定位在衬底层110和宽带隙半导体器件122之间。例如，在一些实施 例中，第一电极130可以包括松散金属层(discrete metal layer)，所 述松散金属层结合到第一器件表面124，并且在其他实施例中，第一 电极130可以包括金属化层，所述金属化层使用任何已知或尚待开发 的沉积方法沉积到第一器件表面124上。在一些实施例中，第一电极130还联接到衬底层110的面向器件的表面116，例如，第一电极130 结合到面向器件的表面116。此外，在一些实施例中，附加部件层(例 如半导体冷却芯片250(图2A-图2C))可以定位在第一电极130和衬 底层110的面向器件的表面116之间。
仍然参照图1B，第二器件表面126面向第二电极140(例如第二 器件表面126与第二电极140相接触和/或联接到第二电极140)，使得 第二电极140定位成与第一电极130相对。例如，在一些实施例中， 第二电极140可以包括松散金属层，所述松散金属层结合(bonded) 到第二器件表面126，并且在其他实施例中，第二电极140可以包括 金属化层，所述金属化层使用任何已知或尚待开发的沉积方法沉积到 第二器件表面126上。
第一电极130和第二电极140每个均热联接到宽带隙半导体器件 122。此外，第一电极130和第二电极140每个均电联接到宽带隙半导 体器件122，使得在第一电极130和第二电极140之间形成延伸穿过 宽带隙半导体器件122的电流路径(例如竖直电流路径)。在一些实施 例中，第一电极130包括漏极，并且第二电极140包括源极，使得竖 直电流路径从源极穿过宽带隙半导体器件122延伸到漏极，并且在工 作中，电流从第二电极140流到第一电极130。在其他实施例中，第 一电极130包括源极，并且第二电极140包括漏极，使得在工作中电 流从第一电极130流到第二电极140。第一电极130和第二电极140 可以包括任何导电材料，例如但不限于铜、氧化铜、石墨、黄铜、银、 铂等。
如图1A-图1B所示，电力电子组件100还可以包括一个或多个汇 流条，所述一个或多个汇流条电联接到半导体器件叠层120。所述一 个或多个汇流条可以包括电力汇流条(power busbar)190，所述电力 汇流条190电联接到半导体器件叠层120，例如，所述电力汇流条190 使用第一电线191电联接到第二电极140。所述一个或多个汇流条还 可以包括信号汇流条(signal busbar)192，所述信号汇流条192电联 接到半导体器件叠层120，例如，所述信号汇流条192使用第二电线193电联接到第二电极140。虽然电力汇流条190和信号汇流条192 示出为与第二电极140电接合，但是应当理解，电力汇流条190和信 号汇流条192可以电联接到半导体器件叠层120的任何部件。
在工作中，电力汇流条190可以输出能够由半导体器件叠层120 接收的电源信号，以为半导体器件叠层120供电。此外，信号汇流条 192可以输出能够由半导体器件叠层120接收的控制信号，以控制宽 带隙半导体器件122的操作，例如控制宽带隙半导体器件122的开关 操作。在一些实施例中，例如如下面的图3A和图3B所示，电力汇流 条190和信号汇流条192每个均可以包括硅通孔(through-silicon vias)，所述硅通孔构造为连接多个半导体叠层120。
现在参考图1B的剖视图，集成流体通道系统160包括多个冷却 通道，所述冷却通道在衬底层110的衬底入口端口112和衬底出口端 口114之间延伸。多个冷却通道延伸到衬底层110中，并且可进一步 延伸到半导体器件叠层120的一些或所有部件中，例如延伸到宽带隙 半导体器件122和第一电极130中。如图1B所示，集成流体通道系 统160包括衬底流体入口通道162和衬底流体出口通道164，所述衬 底流体入口通道162从衬底入口端口112延伸到衬底层110中，所述 衬底流体出口通道164从衬底出口端口114延伸到衬底层110中。衬底流体入口通道162在衬底层110的衬底入口端口112和面向器件的 表面116之间延伸。此外，衬底流体出口通道164在远离衬底入口端 口112的位置处并且在沿着衬底层110的面向器件的表面116的位置 处在衬底层110的衬底出口端口114和面向器件的表面116之间延伸。
如图1B所示，集成流体通道系统160包括一个或多个半导体流 体通道172，所述半导体流体通道172延伸到宽带隙半导体器件122 中，并且与衬底流体入口通道162和衬底流体出口通道164流体连通。 在一些实施例中，如图1B所示，半导体流体通道172可以延伸到宽 带隙半导体器件122的至少第一器件表面124中。例如，在图1B所 示的实施例中，宽带隙半导体器件122的第一器件表面124可以包括 翅片阵列(例如柱状翅片(pin fin)、槽道状翅片(channel pin)等)， 所述翅片阵列共同限定了一个或多个半导体流体通道172的流体流路 的至少一部分。此外，在一些实施例中，半导体流体通道172可以从 第一器件表面124穿过宽带隙半导体器件122延伸到第二器件表面 126并且延伸到第二器件表面126中。例如，宽带隙半导体器件122 的第二器件表面126可以包括翅片阵列(例如柱状翅片、槽道状翅片 等)，所述翅片阵列共同限定了一个或多个半导体流体通道172的流体 流路的至少一部分。
仍然参照图1B，集成流体通道系统160还可以包括在第一电极 130内延伸的一个或多个电极流体通道170。所述一个或多个电极流体 通道170可以在衬底流体入口通道162与一个或多个半导体流体通道 172之间延伸，并且在衬底流体出口通道164与一个或多个半导体流 体通道172之间延伸，使得所述一个或多个电极流体通道170与衬底 流体入口通道162、衬底流体出口通道164和一个或多个半导体流体 通道172流体连通。在一些实施例中，电极流体通道170的至少一部 分在第一电极130内延伸，使得电极流体通道170被第一电极130围 绕。在一些实施例中，第一电极130可包括翅片阵列(例如柱状翅片、 槽道状翅片等)，所述翅片阵列共同限定了一个或多个电极流体通道 170的流体流路的至少一部分。此外，在一些实施例中，一个或多个 电极流体通道170还可以在第一电极130内延伸(例如在半导体流体 通道172延伸穿过宽带隙半导体器件122的实施例中)，使得第二电极 140内的电极流体通道170与半导体流体通道172和第一电极130内 的电极流体通道170流体连通。
现在参照图2A-图2C，图2A-图2C示出了电力电子组件200(图 2A和图2B)、200’(图2C)的另一个实施例。电力电子组件200、200’ 与图1A和图1B中示出的电力电子组件100相类似，所述电力电子组 件200、200’包括半导体器件叠层220、220’，所述半导体器件叠层220、 220’包括图1A和图1B的半导体器件叠层120，并且还增加了半导体 冷却芯片250、250’。图2A示出了电力电子组件200的透视图，并且 图2B和图2C各自示出了电力电子组件200和200’的不同实施例沿着 图2A的线B-B的剖视图。具体地，图2B示出了集成流体通道系统 260的一个实施例，并且图2C示出了集成流体通道系统260’的另一个 实施例。
现在参照图2A-图2C，半导体冷却芯片250、250’定位在衬底层 210、210’和宽带隙半导体器件222、222’之间，所述宽带隙半导体器 件222、222’具有第一器件表面224、224’和第二器件表面226、226’， 所述第二器件表面226、226’可以与第一器件表面224、224’相对。半 导体冷却芯片250、250’包括第一芯片表面252、252’和第二芯片表面 254、254’，所述第二芯片表面254、254’可以与第一芯片表面252、 252’相对。此外，半导体冷却芯片250、250’热联接到宽带隙半导体器 件222、222’。
如图2A-图2C所示，半导体冷却芯片250、250’可以定位在第一 电极230、230’和衬底层210、210’之间，并且可以接触衬底层210、 210’的面向器件的表面216、216’和第一电极230、230’两者。例如， 半导体冷却芯片250、250’的第一芯片表面252、252’可以联接到衬底 层210、210’的面向器件的表面216、216’，并且第二芯片表面254、 254’可以联接到第一电极230、230’。在一些实施例中，半导体冷却芯 片250、250’可以通过软钎焊(soldering)、烧结、硬钎焊(brazing) 和瞬态液相连接(TLP)联接到衬底层210、210’和第一电极230、230’。 在其他实施例中，第一电极230、230’可以包括金属化层，所述金属 化层使用任何已知或尚待开发的沉积方法沉积在半导体冷却芯片 250、250’的第一芯片表面252、252’或第二芯片表面254、254’上。
半导体冷却芯片250、250’包括半导体材料，例如但不限于Si、 GaAs、SiC、GaN、AlN、BN、金刚石等。作为一个非限制性示例， 所述半导体材料可以是宽带隙半导体材料，例如包括约3eV或更大的 带隙的任何半导体材料。示例性宽带隙半导体材料包括SiC、GaN、AlN、BN和金刚石。在一个非限制性示例中，半导体冷却芯片250、 250’和宽带隙半导体器件222、222’可以包括相同的半导体材料。此外， 如图2B和图2C所示，半导体冷却芯片250、250’可以包括栅极驱动 电路部分256、256’，所述栅极驱动电路部分256、256’电联接到宽带 隙半导体器件222、222’。在工作中，栅极驱动电路部分256、256’可 以向宽带隙半导体器件222、222’输出控制信号，例如在宽带隙半导 体器件222、222’包括MOSFET、IGBT或其他半导体器件的实施例 中。半导体冷却芯片250、250’的栅极驱动电路部分256、256’可以是半导体冷却芯片250、250’的不与第一电极230、230’接触的部分，例 如，是当半导体冷却芯片250、250’联接到第一电极230、230’时，半 导体冷却芯片250、250’的延伸超过第一电极230、230’的部分。
现在参照2B和图2C的剖视图，图2B和图2C示出了集成流体 通道系统260(图2B)和集成流体通道系统260’(图2C)的实施例。 集成流体通道系统260、260’的每个实施例均包括多个冷却通道，所 述多个冷却通道在衬底层210、210’的衬底入口端口212、212’和的衬底出口端口214、214’之间延伸。多个冷却通道延伸到衬底层210、 210’中，并且可以进一步延伸到半导体器件叠层220、220’的一些或所 有部件中。如图2B和图2C所示，集成流体通道系统260、260’的每 个实施例均包括衬底流体入口通道262、262’和衬底流体出口通道264、264’，所述衬底流体入口通道262、262’从衬底入口端口212、 212’延伸到衬底层210、210’中，所述衬底流体出口通道264、264’从 衬底出口端口214、214’延伸到衬底层210、210’中。衬底流体入口 通道262、262’在衬底层210、210’的衬底入口端口212、212’和面向器件的表面216、216’之间延伸。此外，衬底流体出口通道264、264’ 在远离衬底入口端口212、212’的位置处并且在沿着衬底层210、210’ 的面向器件的表面216、216’的位置处在衬底层210、210’的衬底出口 端口214、214’与面向器件的表面216、216’之间延伸。
仍然参照2B和图2C，集成流体通道系统260、260’的每个实施 例均还包括一个或多个冷却芯片流体通道274、274’，所述一个或多 个冷却芯片流体通道274、274’延伸到半导体冷却芯片250、250’中， 使得一个或多个冷却芯片流体通道274、274’与衬底流体入口通道 262、262’和衬底流体出口通道264、264’流体连通。一个或多个冷却 芯片流体通道274、274’可以延伸到宽带隙半导体器件122的第一芯 片表面252、252’中。如图2B和图2C所示，一个或多个冷却芯片流 体通道274、274’可以延伸到半导体冷却芯片250、250’中，但不延伸 到半导体冷却芯片250、250’的栅极驱动电路部分256、256’中。
在图2B所示的集成流体通道系统260的实施例中，一个或多个 冷却芯片流体通道274可以延伸到第一芯片表面252中并终止于第一 芯片表面252和第二芯片表面254之间的位置处。例如，第一芯片表 面252可以包括翅片阵列(例如柱状翅片、槽道状翅片等)，所述翅片 阵列共同限定了一个或多个冷却芯片流体通道274的流体流路的至少 一部分。例如，如图2B所示，集成流体通道系统260可以延伸到半 导体冷却芯片250中，但不延伸到第一电极230或宽带隙半导体器件 222中。
此外，在图2C所示的实施例中，一个或多个冷却芯片流体通道 274’中的至少一个可以延伸穿过第一芯片表面252’和第二芯片表面 254’之间的半导体冷却芯片250’。例如，如图2C所示，一个或多个 冷却芯片流体通道274’中的至少一个可以包括延伸穿过半导体冷却芯 片250’的流通部(throughput)。此外，如图2C所示，集成流体通道 系统260’可以包括冷却通道，所述冷却通道延伸到半导体冷却芯片 250’中并且延伸到第一电极230’和宽带隙半导体器件222’中的一个或 两个中。例如，集成流体通道系统260’还可以包括一个或多个电极流 体通道270’和/或一个或多个半导体流体通道272’。一个或多个电极流 体通道270’可以包括图1B中所示的任何电极流体通道170。此外，一 个或多个半导体流体通道272’可以包括图1B中所示的任何半导体流 体通道172。此外，如图2C所示，一个或多个冷却芯片流体通道274’ 可以与一个或多个电极流体通道270’和/或一个或多个半导体流体通道272’流体连通。
再次参照图1A和图2A，每个电力电子组件100、200、200’均还 可以包括冷却流体存储器180、280、流体泵182、282和次级热交换 器186、286，以上部件中的每个均流体地联接到衬底入口端口112、212、212’和衬底出口端口114、214、214’。例如，冷却剂管道系统184、284可以在衬底入口端口112、212、212’和衬底出口端口114、 214、214’之间延伸，并且将衬底入口端口112、212、212’和衬底出口 端口114、214、214’与冷却流体存储器180、280、流体泵182、282 和次级热交换器186、286中的每个流体地联接，并且还将冷却流体存 储器180、280与流体泵182、282和次级热交换器186、286两者流体 地联接。冷却流体存储器180、280可以容纳介电冷却流体，并且流体 泵182、282可以将介电冷却剂流体泵送通过集成流体通道系统160、 260、260’，例如，将介电冷却剂流体从冷却流体存储器180、280和 衬底入口端口112、212、212’泵送通过集成流体通道系统160、260、 260’，并且将介电冷却剂流体从衬底出口端口114、214、214’泵送到 次级热交换器186、286和冷却流体存储器180、280。此外，次级热 交换器186、286可以在介电冷却流体进入冷却流体存储器180、280 之前移除由介电冷却流体收集的热量。
在工作中，可以将介电冷却流体引入到衬底入口端口112、212、 212’中，例如，使用流体泵182、282将介电冷却流体从冷却流体存 储器180、280泵送到衬底入口端口112、212、212’。介电冷却流体 可以从衬底入口端口112、212、212’流动通过衬底流体入口通道162、 262、262’并且流到半导体器件叠层120、220、220’的一个或多个冷却 通道(例如为冷却芯片流体通道174、274、274’、电极流体通道170、 270’和一个或多个半导体流体通道172、272’，这些流体通道中的每个 均提供了流体路径)中，使得流动通过所述一个或多个冷却通道的冷 却剂流体可以从半导体器件叠层120、220、220’移除热量(例如，由 宽带隙半导体器件122、222、222’产生的热量)。接下来，介电冷却 流体可以从定位在半导体器件叠层120、220、220’中的一个或多个冷 却通道流到衬底流体出口通道164、264、264’，并且从衬底出口端口 114、214、214’流出。此外，包括翅片阵列或其他表面纹理的阵列的 集成流体通道系统160、260、260’的冷却通道的实施例增大了介电冷 却流体与半导体器件叠层120、220、220’的部件之间的接触的表面积， 这可以增加由介电冷却流体从半导体器件叠层120、220、220’移除的 热量。
现在参照图1A-图2C，考虑制造电力电子组件100、200、200’ 的方法。尽管下面以特定顺序描述了该方法，但是应当理解，可以想 到其它顺序。在包括一个或多个半导体流体通道172、272’的实施例 中，所述方法可以首先包括将一个或多个半导体流体通道172、272’ 蚀刻到宽带隙半导体器件122、222’中，例如使用任何已知的或仍待 开发的蚀刻宽带隙材料的方法(例如干法蚀刻、湿法蚀刻等)来实施 蚀刻。接下来，在包括一个或多个电极流体通道170、270’的实施例 中，所述方法包括在第一电极130、230’、第二电极140、240’或两者 中形成一个或多个电极流体通道170、270’，例如通过将一个或多个 电极流体通道170、270’蚀刻到或以其他加工方式加工到第一电极 130、230’、第二电极140、240’或两者中来实施所述形成。
仍然参照图1A-图2C，制造电力电子组件100的方法接下来可以 包括将宽带隙半导体器件122、222、222’的第一器件表面124、224、 224’联接到或以其他方式定位到第一电极130、230、230’上。在包括 一个或多个半导体流体通道172、272’和一个或多个电极流体通道 170、270’的实施例中，将宽带隙半导体器件122、222’的第一器件表 面124、224’联接到或以其它方式定位到第一电极130、230’上可以将 一个或多个半导体流体通道172、272’定位成与一个或多个电极流体 通道170、270’流体连通。在一些实施例中，可以通过烧结、硬钎焊、 焊接接合(solder bonding)、直接接合(direct bonding)、扩散接合 (diffusionbonding)、瞬态液相连接(TLP)或其它已知或尚待开发 的接合工艺将宽带隙半导体器件122、222、222’的第一器件表面124、 224、224’联接到第一电极130、230、230’。在其他实施例中，第一 电极130、230、230’可以包括金属化层，并且可以通过使用任何已知 或尚待开发的沉积方法将第一电极130、230、230’沉积到宽带隙半导 体器件122、222、222’的第一器件表面124、224、224’上来将第一电 极130、230、230’联接到宽带隙半导体器件122、222、222’的第一器 件表面124、224、224’。
再次参照图1A-图2C，在包括电极流体通道170、270’的实施例 中，所述方法还可以包括将第一电极130、230’定位成与衬底层110、 210’流体连通，使得衬底流体入口通道162、262’和衬底流体出口通道 164、264’每个均与一个或多个电极流体通道170、270’和一个或多个 半导体流体通道172、272’流体连通。在一些实施例(例如图1A-图 1B所示的实施例)中，所述方法还可以包括将第一电极130联接到衬 底层110的面向器件的表面116，例如使用任何接合工艺(例如上述 接合工艺)或任何沉积工艺来实施联接。此外，所述方法包括将第二 电极140接合到宽带隙半导体器件122的第二器件表面126，例如使 用任何接合工艺(例如上述接合工艺)或任何沉积工艺来实施接合。
现在参照图2A-图2C，制造电力电子组件200、200’的方法还包 括将一个或多个冷却芯片流体通道274、274’蚀刻到半导体冷却芯片 250、250’中，例如使用任何已知的或尚待开发的蚀刻宽带隙材料的方 法(例如干法蚀刻、湿法蚀刻等)来实施蚀刻。接下来，半导体冷却 芯片250、250’可以定位在衬底层210、210’和第一电极230、230’之 间，使得半导体冷却芯片250、250’的一个或多个冷却芯片流体通道 274、274’与衬底流体入口通道262、262’和衬底流体出口通道264、 264’流体连通，并且在图2C所示的实施例中，还与一个或多个电极流 体通道270’和一个或多个半导体流体通道272’流体连通。此外，在一 些实施例中，例如，半导体冷却芯片250、250’的第一芯片表面252、 252’可以联接到衬底层210、210’的面向器件的表面216、216’，并且 第二芯片表面254、254’可以联接到第一电极230、230’，例如使用任 何接合工艺(例如上述接合工艺)或任何沉积工艺来实施所述联接。
现在参照图3A，图3A示出了示例性电力电子组件300的分解图， 所述示例性电力电子组件300包括衬底层310和多个半导体器件叠层 320a-320c。衬底层310包括衬底入口端口312和衬底流体出口314， 所述衬底入口端口312流体地联接到衬底流体入口通道362，所述衬 底流体出口314流体地联接到衬底流体出口通道364。衬底层310可 包括上述任何衬底层110、210、210’。此外，在一些实施例中，电力 电子组件300包括盖层305，所述盖层305(例如与衬底层310相对) 联接到单个半导体器件叠层320，使得多个半导体器件叠层320定位 在衬底层310和盖层305之间。此外，尽管示出了三个半导体器件叠 层320a-320c，但是应当理解，可以想到任何数量的半导体器件叠层 320a-320c。
现在参照图3B，图3B示意性地示出了单个半导体器件叠层320 的分解图。图3B还示出了盖层305。半导体器件叠层320包括多个半 导体冷却芯片350，所述半导体冷却芯片350可以包括上述任何半导 体冷却芯片250、250’。如图3B中所示，半导体器件叠层320可以包 括第一半导体冷却芯片350a、第二半导体冷却芯片350b和第三半导 体冷却芯片350c。第一半导体冷却芯片350a可以联接到第二半导体 冷却芯片350b。此外，第三半导体冷却芯片350c可以联接到第二半 导体冷却芯片350b，使得第二半导体冷却芯片350b定位在第一半导 体冷却芯片350a和第三半导体冷却芯片350c之间并且联接到第一半 导体冷却芯片350a和第三半导体冷却芯片350c两者。尽管示出了三 个半导体冷却芯片350a-350c，但是应当理解，半导体器件叠层320 每个均可以包括任意数量的半导体冷却芯片350。
半导体冷却芯片350a-350c每个均包括半导体材料，例如但不限 于Si、GaAs、SiC、GaN、AlN、BN、金刚石等。此外，每个半导体 器件叠层320均包括第一宽带隙半导体器件322a和第二宽带隙半导体 器件322b。第一宽带隙半导体器件322a定位在第一半导体冷却芯片350a和第二半导体冷却芯片350b之间并且热联接到第一半导体冷却 芯片350a和第二半导体冷却芯片350b，并且第二宽带隙半导体器件 322b定位在第二半导体冷却芯片350b和第三半导体冷却芯片350c之 间并且热联接到第二半导体冷却芯片350b和第三半导体冷却芯片 350c。此外，第一宽带隙半导体器件322a和第二宽带隙半导体器件 322b均可以包括上述任何宽带隙半导体器件122、222、222’，并且可 以包括宽带隙半导体材料，例如SiC、GaN、AlN、BN、金刚石等。
仍然参照图3B和图3C，每个半导体冷却芯片350a-350c均还可 以包括第一芯片表面352a-352c和第二芯片表面354a-354c，所述第二 芯片表面354a-354c可以与第一芯片表面352a-352c相对。图3C示出 了第一半导体冷却芯片350a的第二芯片表面354a。每个半导体冷却 芯片350a-350c均可以包括冷却芯片流体入口351a-351c和冷却芯片流 体出口353a-353c，冷却芯片流体入口351a-351c和冷却芯片流体出口 353a-353c中的每个均在半导体冷却芯片350a-350c的分离的位置处在 第一芯片表面352a-352c和第二芯片表面354a-354c之间延伸。此外， 每个半导体冷却芯片350a-350b均包括延伸到第一芯片表面352a-352c 中的第一凹部区域355a-355b(如图3B所示)以及延伸到第二芯片表 面354a-354c中的第二凹部区域357a-357c(如图3C所示)。在一些实 施例中，冷却芯片流体入口351a-351c和冷却芯片流体出口353a-353c 可终止于第一凹部区域355a-355c内的第一芯片表面352a-352c处，并 且可终止于第二凹部区357a-357c内的第二芯片表面354a-354c处。
半导体器件叠层320包括集成流体通道系统360，所述集成流体 通道系统360在各个半导体冷却芯片350a-350c之间提供流体连通。 集成流体通道系统360在结构上构造成提供流体流路，使得可以将介 电冷却流体泵送通过半导体器件叠层320。在工作中，流动通过集成 流体通道系统360的介电冷却流体可以从热联接到半导体冷却芯片 350a-350c的一个或多个发热装置移除热量，所述发热装置例如为第一 宽带隙半导体器件322a和第二宽带隙半导体器件322b。集成流体通 道系统360包括冷却芯片流体入口351a-351c、冷却芯片流体出口 353a-353c以及由第一和/或第二凹部区域355a-355c/357a-357c形成的 一个或多个冷却芯片流体通道374a-374c，所述冷却芯片流体通道 374a-374c延伸到半导体冷却芯片350a-350c中。此外，如下所述的各 个电极(330a、330b、340a、340b)可以联接到第一芯片表面352a-352c 和/或第二芯片表面354a-354c，使得冷却芯片流体通道374a-374c由第一凹部区域355a-355c和/或第二凹部区域357a-357c和单个电极 (330a、330b、340a、340b)限定。
在一些实施例中，第一凹部区域355a-355c和/或第二凹部区域 357a-357c可以包括从第一凹部区域355a-355c和/或第二凹部区域 357a-357c向外延伸的翅片388的阵列，例如柱状翅片388’(如图3A 的第一半导体器件叠层320a和第三半导体器件叠层320c上所示)、槽 道状翅片388”(如图3A的第二半导体器件叠层320b上所示)等。 翅片388的阵列增大了半导体冷却芯片350a-350c在第一凹部区域 355a-355c和第二凹部区域357a-357c内的表面积，使得流动通过所述 半导体冷却芯片的介电冷却流体可以与半导体冷却芯片350a-350c的 增大的表面积相接触。此外，每个相应的半导体冷却芯片350a-350c 的冷却芯片流体通道374a-374c与每个半导体冷却芯片350a-350c的冷 却芯片流体入口351a-351c和冷却芯片流体出口353a-353c流体连通。
此外，在一些实施例中，一个或多个冷却芯片流体通道374a-374c 的至少一部分可以在半导体冷却芯片350a-350c内延伸，使得一个或 多个冷却芯片流体通道374a-374c的至少一部分在半导体冷却芯片 350a-350c内的位于第一芯片表面352a-352c和第二芯片表面 354a-354c之间的位置处由半导体冷却芯片350a-350c的半导体材料围 绕。在工作中，冷却芯片流体通道374a-374c为冷却剂流体流动通过 集成流体通道系统360提供了流体路径，以从半导体器件叠层 320a-320c移除热量，例如从第一宽带隙半导体器件322a和第二宽带 隙半导体器件322b移除热量。
再次参照图3B，半导体冷却芯片350a-350c的冷却芯片流体入口 351a-351c各自均相互流体连通，例如，冷却芯片流体入口351a-351c 可以同心对准。此外，半导体冷却芯片350a-350c的冷却芯片流体出 口353a-353c各自均相互流体连通，例如，冷却芯片流体出口353a-353c 同心对准。此外，如图3A所示，每个半导体器件叠层320a-320c的冷 却芯片流体入口351a-351c流体联接到衬底层310的衬底入口端口 312，并且每个半导体器件叠层320a-320c的冷却芯片流体出口 353a-353c每个均流体联接到衬底层310的衬底流体出口314，使得介 电冷却流体可以流到衬底入口端口312中，流动通过每个半导体器件 叠层320a-320c的集成流体通道系统360，并从衬底流体出口314流出， 所述介电冷却流体例如为容纳在冷却剂流体存储器(例如图1A和图 2A的冷却流体存储器180、280)中的介电冷却剂流体。
仍然参照图3B，每个半导体器件叠层320还包括多个电极。例如， 每个半导体器件叠层320a-320c均可以包括第一电极330a和第二电极 340a，第一电极330a和第二电极340a定位在第一半导体冷却芯片 350a和第二半导体冷却芯片350b之间。第一电极330a可以电联接并 且热联接到第一宽带隙半导体器件322a并且定位在第一半导体冷却 芯片350a和第一宽带隙半导体器件322a之间。此外，第二电极340a 可以电联接并且热联接到第一宽带隙半导体器件322a并且定位在第 二半导体冷却芯片350b和第一宽带隙半导体器件322a之间。
第一电极330a和第二电极340a可以包括上述第一电极130、230、 230’和第二电极140、240、240’的任何实施例。例如，在一些实施例 中，第一电极330a和第二电极340a中的一个可以包括源极，并且第 一电极330a和第二电极340a中的另一个可以包括漏极。此外，在一 些实施例中，第一电极330a和第二电极340a还可以包括一个或多个 电极冷却通道，所述电极冷却通道可以与一个或多个冷却芯片流体通 道374a-374c流体连通，所述电极冷却通道例如为上文关于图1B和图 2C所述的电极流体通道170、270’中的任一个。此外，在一些实施例 中，第一电极330a和第二电极340a中的一个可以包括直流(DC)电 极(例如DC+电极或DC-电极)，并且第一电极330a和第二电极340a 中的另一个可以包括交流(AC)电极。
每个半导体器件叠层320均还可以包括第三电极330b和第四电极 340b，第三电极330b和第四电极340b定位在第二半导体冷却芯片 350b和第三半导体冷却芯片350c之间。第三电极330b可以电联接并 且热联接到第二宽带隙半导体器件322b并且定位在第二半导体冷却 芯片350b和第二宽带隙半导体器件322b之间。此外，第四电极340b 可以电联接并且热联接到第二宽带隙半导体器件322b并且定位在第 三半导体冷却芯片350c和第二宽带隙半导体器件322b之间。
第三电极330b和第四电极340b可以包括上述第一电极130、230、 230’和第二电极140、240、240’的任何实施例。例如，在一些实施例 中，第三电极330b和第四电极340b中的一个可以包括源极，并且第 三电极330b和第四电极340b中的另一个可以包括漏极。此外，在一 些实施例中，第三电极330b和第四电极340b还可以包括一个或多个 电极冷却通道，所述电极冷却通道可以与一个或多个冷却芯片流体通 道374a-374c流体连通，所述电极冷却通道例如为上文关于图1B和图 2C所述的电极流体通道170、270’中的任一个。此外，在一些实施例 中，第三电极330b和第四电极340b中的一个可以包括直流(DC)电 极(例如DC+电极或DC-电极)，并且第三电极330b和第四电极340b 中的另一个可以包括交流(AC)电极。
如图3B所示，电力电子组件300还可以包括一个或多个汇流条 连接器380，所述汇流条连接器380延伸穿过半导体冷却芯片 350a-350c中的至少一个和电极330a、330b、340a、340b中的至少一 个。例如，一个或多个汇流条连接器380可以包括硅通孔并且可以延伸穿过一个或多个冷却芯片通孔358a-358c和至少一个电极通孔382。 汇流条连接器380可以为待由半导体器件叠层320输入和输出的电信 号提供电气通路。此外，仍然参照图3A，每个半导体器件叠层 320a-320c的汇流条连接器380均可以与相邻半导体器件叠层 320a-320c的汇流条连接器380相接触以在两者之间提供电连接。
电力电子组件300还可以包括一个或多个芯片连接器部分390， 所述芯片连接器部分390定位在相邻的半导体冷却芯片350a-350c之 间并且联接到相邻的半导体冷却芯片350a-350c。每个芯片连接器部分 390均包括芯片连接器流体流通部392，所述芯片连接器流体流通部 392延伸贯穿芯片连接器部分390并且可以与半导体冷却芯片 350a-350c的芯片流体入口和/或芯片流体出口流体地对准。芯片连接 器部分390可以联接到一些或所有半导体冷却芯片350a-350c的第一 芯片表面352a-352c和/或第二芯片表面354a-354c，使得在相邻的冷 却芯片之间形成间隙，以为待定位在相邻的半导体冷却芯片350a-350c 之间的电极330a、330b、340a、340b以及第一宽带隙半导体器件322a 和第二宽带隙半导体器件322b提供位置。
现在应当理解，本文所述的实施例可以涉及电力电子组件，所述 电力电子组件包括半导体器件叠层，所述半导体器件叠层具有宽带隙 半导体器件并且在一些实施例中还具有半导体冷却芯片。宽带隙半导 体器件和半导体冷却芯片可以各自包括在各自中延伸的冷却通道，使 得介电冷却流体可以与宽带隙半导体器件和/或半导体冷却芯片的半 导体材料直接相接触地循环，以从宽带隙半导体器件移除热量。电力 电子组件还可以包括电极(例如源极和漏极)，所述电极也可以包括在 其中延伸的冷却通道。冷却通道形成集成流体通道系统，通过不提供 单独的冷却部件和冷却层(例如单独的散热装置)来进行冷却，从而 减小电力电子组件的尺寸。
应注意，术语“基本上”在本文中可用于表示固有的不确定度， 所述不确定度可归因于任何定量比较、值、测量或其它表示。该术语 此处还用于表示一种程度，定量表示可以在该程度上以相对于所述的 基准值变化，而不会导致所讨论的主题的基本功能的变化。
虽然在此已经示出和描述了特定实施例，但是应当理解，在不脱 离所要求保护的主题的精神和范围的情况下，可以进行各种其他改变 和修改。此外，尽管在此描述了所要求保护的主题的各个方面，但是 这些方面不需要组合使用。因此，所附权利要求旨在覆盖在所要求保 护的主题的范围内的所有这样的变例和修改型。

Claims (20)

1.一种电力电子组件，所述电力电子组件包括：
半导体器件叠层，所述半导体器件叠层包括：
宽带隙半导体器件，所述宽带隙半导体器件包括宽带隙半导体材料；
半导体冷却芯片，所述半导体冷却芯片包括热联接到所述宽带隙半导体器件的半导体材料；和
第一电极，所述第一电极电联接到所述宽带隙半导体器件，并且定位在所述宽带隙半导体器件和所述半导体冷却芯片之间；
衬底层，所述衬底层联接到所述半导体器件叠层，使得所述半导体冷却芯片定位在所述衬底层和所述宽带隙半导体器件之间，其中，所述衬底层包括衬底入口端口和衬底出口端口；
集成流体通道系统，所述集成流体通道系统在所述衬底层的衬底入口端口和衬底出口端口之间延伸，其中，所述集成流体通道系统包括：
衬底流体入口通道，所述衬底流体入口通道从所述衬底入口端口延伸到所述衬底层中；
衬底流体出口通道，所述衬底流体出口通道从所述衬底出口端口延伸到所述衬底层中；和
一个或多个冷却芯片流体通道，所述一个或多个冷却芯片流体通道延伸到所述半导体冷却芯片中，其中，所述一个或多个冷却芯片流体通道与所述衬底流体入口通道和所述衬底流体出口通道流体连通。
2.根据权利要求1所述的电力电子组件，其中，所述集成流体通道系统还包括一个或多个电极流体通道，所述一个或多个电极流体通道延伸到所述第一电极中，其中，所述一个或多个电极流体通道与所述一个或多个冷却芯片流体通道流体连通。
3.根据权利要求2所述的电力电子组件，其中，所述集成流体通道系统还包括一个或多个半导体流体通道，所述一个或多个半导体流体通道延伸到所述宽带隙半导体器件中，使得所述一个或多个半导体流体通道与所述一个或多个电极流体通道和所述一个或多个冷却芯片流体通道流体连通。
4.根据权利要求1所述的电力电子组件，其中，所述半导体冷却芯片的半导体材料包括Si、GaAs、SiC、GaN、AlN、BN和金刚石中的至少一种。
5.根据权利要求1所述的电力电子组件，其中，所述半导体冷却芯片包括栅极驱动电路部分，所述栅极驱动电路部分电联接到所述宽带隙半导体器件。
6.根据权利要求1所述的电力电子组件，其中，所述一个或多个冷却芯片流体通道的至少一部分包括从所述半导体冷却芯片延伸的多个槽道状翅片。
7.根据权利要求1所述的电力电子组件，其中，所述一个或多个冷却芯片流体通道的至少一部分包括从所述半导体冷却芯片延伸的多个柱状翅片。
8.根据权利要求1所述的电力电子组件，其中，所述宽带隙半导体器件的宽带隙半导体材料包括SiC、GaN、AlN、BN和金刚石中的至少一种。
9.根据权利要求1所述的电力电子组件，所述电力电子组件还包括第二电极，所述第二电极与所述第一电极相对地定位在所述宽带隙半导体器件上。
10.根据权利要求9所述的电力电子组件，其中，所述第一电极包括漏极，并且所述第二电极包括源极，所述第一电极和所述第二电极每个均热联接并且电联接到所述宽带隙半导体器件，使得竖直电流路径从所述源极穿过所述宽带隙半导体器件延伸至所述漏极。
11.根据权利要求1所述的电力电子组件，其中，所述衬底层包括熔化温度高于约300℃的高温衬底层。
12.一种半导体器件叠层，所述半导体器件叠层包括：
第一半导体冷却芯片和第二半导体冷却芯片，所述第一半导体冷却芯片联接到所述第二半导体冷却芯片，其中，所述第一半导体冷却芯片和所述第二半导体冷却芯片每个均包括：
半导体材料；
冷却芯片流体入口；
冷却芯片流体出口；和
一个或多个冷却芯片流体入口通道，所述一个或多个冷却芯片流体入口通道定位在所述第一半导体冷却芯片和第二半导体冷却芯片的凹部区域中，并且与所述冷却芯片流体入口和所述冷却芯片流体出口流体连通；
宽带隙半导体器件，所述宽带隙半导体器件定位在所述第一半导体冷却芯片和所述第二半导体冷却芯片之间，并且热联接到所述第一半导体冷却芯片和所述第二半导体冷却芯片；
第一电极，所述第一电极电联接并且热联接到所述宽带隙半导体器件，并且定位在所述第一半导体冷却芯片和所述宽带隙半导体器件之间；和
第二电极，所述第二电极电联接并且热联接到所述宽带隙半导体器件，并且定位在所述第二半导体冷却芯片和所述宽带隙半导体器件之间。
13.根据权利要求12所述的半导体器件叠层，其中，所述第一电极包括漏极，并且所述第二电极包括源极，所述第一电极和所述第二电极每个均热联接并且电联接到所述宽带隙半导体器件，使得竖直电流路径从所述源极穿过所述宽带隙半导体器件延伸至所述漏极。
14.根据权利要求12所述的半导体器件叠层，所述半导体器件叠层还包括第三半导体冷却芯片，所述第三半导体冷却芯片包括：
半导体材料；
冷却芯片流体入口；
冷却芯片流体出口；和
一个或多个冷却芯片流体入口通道，所述一个或多个冷却芯片流体入口通道定位在所述第三半导体冷却芯片的凹部区域中，并且与所述冷却芯片流体入口和所述冷却芯片流体出口流体连通；
其中，所述第三半导体冷却芯片联接到所述第二半导体冷却芯片，使得所述第二半导体冷却芯片定位在所述第一半导体冷却芯片和所述第三半导体冷却芯片之间。
15.根据权利要求14所述的半导体器件叠层，其中：
第二宽带隙半导体器件定位在所述第二半导体冷却芯片和所述第三半导体冷却芯片之间，并且热联接到所述第二半导体冷却芯片和所述第三半导体冷却芯片；
第三电极电联接并且热联接到所述第二宽带隙半导体器件，并且定位在所述第二半导体冷却芯片和所述第二宽带隙半导体器件之间；并且
第四电极电联接并且热联接到所述第二宽带隙半导体器件，并且定位在所述第三半导体冷却芯片和所述第二宽带隙半导体器件之间。
16.根据权利要求14所述的半导体器件叠层，其中，所述第三半导体冷却芯片的冷却芯片流体入口与所述第一半导体冷却芯片和所述第二半导体冷却芯片的冷却芯片流体入口流体连通；并且
所述第三半导体冷却芯片的冷却芯片流体出口与所述第一半导体冷却芯片和所述第二半导体冷却芯片的冷却芯片流体出口流体连通。
17.一种电力电子组件，所述电力电子组件包括：
衬底层，所述衬底层具有衬底流体入口和衬底流体出口；和
多个半导体器件叠层，其中，每个半导体器件叠层均包括：
第一半导体冷却芯片和第二半导体冷却芯片，所述第一半导体冷却芯片联接到所述第二半导体冷却芯片，其中，所述第一半导体冷却芯片和所述第二半导体冷却芯片每个均包括：
半导体材料；
冷却芯片流体入口；
冷却芯片流体出口；和
一个或多个冷却芯片流体入口通道，所述一个或多个冷却芯片流体入口通道定位在所述第一半导体冷却芯片和第二半导体冷却芯片的凹部区域中，并且与所述冷却芯片流体入口和所述冷却芯片流体出口流体连通；
宽带隙半导体器件，所述宽带隙半导体器件定位在所述第一半导体冷却芯片和所述第二半导体冷却芯片之间，并且热联接到所述第一半导体冷却芯片和所述第二半导体冷却芯片；
第一电极，所述第一电极电联接并且热联接到所述宽带隙半导体器件，并且定位在所述第一半导体冷却芯片和所述宽带隙半导体器件之间；和
第二电极，所述第二电极电联接并且热联接到所述宽带隙半导体器件，并且定位在所述第二半导体冷却芯片和所述宽带隙半导体器件之间；
其中：
每个半导体器件叠层的冷却芯片流体入口均流体地联接到所述衬底层的衬底流体入口；并且
每个半导体器件叠层的冷却芯片流体出口均流体地联接到所述衬底层的衬底流体出口。
18.根据权利要求17所述的电力电子组件，所述电力电子组件还包括盖层，所述盖层与所述衬底层相对地联接到所述多个半导体器件叠层中的单个半导体冷却芯片，其中，所述盖层密封所述单个半导体冷却芯片的冷却芯片流体入口和冷却芯片流体出口。
19.根据权利要求17所述的电力电子组件，其中，所述第一电极包括漏极，并且所述第二电极包括源极，所述第一电极和所述第二电极每个均热联接并且电联接到所述宽带隙半导体器件，使得竖直电流路径从所述源极穿过所述宽带隙半导体器件延伸至所述漏极。
20.根据权利要求17所述的电力电子组件，其中，每个半导体器件叠层均还包括第三半导体冷却芯片，所述第三半导体冷却芯片定位成与所述第一半导体冷却芯片相对，使得所述第二半导体冷却芯片定位在所述第一半导体冷却芯片和所述第三半导体冷却芯片之间，所述第三半导体冷却芯片包括：
半导体材料；
冷却芯片流体入口；
冷却芯片流体出口；和
一个或多个冷却芯片流体入口通道，所述一个或多个冷却芯片流体入口通道定位在所述第三半导体冷却芯片的凹部区域中，并且与所述冷却芯片流体入口和所述冷却芯片流体出口流体连通；
其中：
第二宽带隙半导体器件定位在所述第二半导体冷却芯片和所述第三半导体冷却芯片之间，并且热联接到所述第二半导体冷却芯片和所述第三半导体冷却芯片；
第三电极电联接并且热联接到所述第二宽带隙半导体器件，并且定位在所述第二半导体冷却芯片和所述第二宽带隙半导体器件之间；并且
第四电极电联接并且热联接到所述第二宽带隙半导体器件，并且定位在所述第三半导体冷却芯片和所述第二宽带隙半导体器件之间。
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