CN107153310A - 阵列基板及其制备方法、像素电路和显示面板 - Google Patents

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CN107153310A CN201710599384.7A CN201710599384A CN107153310A CN 107153310 A CN107153310 A CN 107153310A CN 201710599384 A CN201710599384 A CN 201710599384A CN 107153310 A CN107153310 A CN 107153310A
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Abstract

本发明公开了一种阵列基板及其制备方法、像素电路和显示面板。阵列基板包括设置在基底上的薄膜晶体管和像素电极，还包括可调存储电容和电容调节控制线，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。本发明通过设置可调存储电容，且使得可调存储电容的电容值变化与耦合电容和液晶电容在薄膜晶体管开启和关闭时的变化相匹配，改善了像素馈通电压的不稳定性，从而解决了现有液晶面板存在的闪烁、交叉噪声、残像等画面品质问题。

Description

阵列基板及其制备方法、像素电路和显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、像素电路和显示面板。
背景技术
液晶面板是液晶显示器(Liquid Crystal Display，LCD)中的重要部件，一般包括对盒设置的阵列基板和彩膜基板，其间填充液晶分子。薄膜晶体管矩阵(Thin FilmTransistor Array，TFT Array)是液晶显示器不可获缺的重要显示组件，薄膜晶体管矩阵主要是由多个像素单元(pixel unit)、多条扫描线(scan line)以及多条数据线(dataline)组成，每个像素单元包括薄膜晶体管、液晶电容(Liquid Crystal Capacitor，CLC)、耦合电容以及存储电容(Storage Capacitor，CS)。
经本申请发明人研究发现，现有液晶面板存在闪烁、交叉噪声、残像等画面品质问题。
发明内容
本发明实施例所要解决的技术问题是，提供一种阵列基板及其制备方法、像素电路和显示面板，以解决现有液晶面板存在的闪烁、交叉噪声、残像等画面品质问题。
为了解决上述技术问题，本发明实施例提供了一种阵列基板，包括设置在基底上的薄膜晶体管和像素电极，还包括可调存储电容和电容调节控制线，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。
可选地，所述第一电极和电容调节控制线与所述薄膜晶体管的栅电极同层设置；所述半导体介质层与所述薄膜晶体管的有源层同层设置；所述第二电极与所述薄膜晶体管的漏电极或所述像素电极同层设置。
可选地，所述第一电极、第二电极和半导体介质层在基底上的正投影重叠。
为了解决上述技术问题，本发明实施例还提供了一种阵列基板的制备方法，包括：
在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与所述第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。
可选地，所述在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，包括：
在基底上形成栅电极、第一电极和电容调节控制线，所述第一电极与所述电容调节控制线连接；
形成覆盖所述栅电极、第一电极和电容调节控制线的栅绝缘层；
在栅绝缘层上形成有源层和半导体介质层；
形成源电极、漏电极和第二电极，所述第二电极与所述漏电极连接；
形成覆盖所述源电极、漏电极和第二电极的层间绝缘层；
在层间绝缘层上形成像素电极。
可选地，所述在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，包括：
在基底上形成栅电极、第一电极和电容调节控制线，所述第一电极与所述电容调节控制线连接；
形成覆盖所述栅电极、第一电极和电容调节控制线的栅绝缘层；
在栅绝缘层上形成有源层和半导体介质层；
形成源电极和漏电极；
形成覆盖所述源电极和漏电极的层间绝缘层；
在层间绝缘层上形成像素电极和第二电极，所述第二电极与所述像素电极连接。
本发明实施例还提供了一种像素电路，包括薄膜晶体管和像素电极，还包括可调存储电容和电容调节控制线，所述电容调节控制器用于调节所述可调存储电容两个电极之间的电压差，改变所述可调存储电容的电容值。
可选地，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。
可选地，所述第一电极和电容调节控制线与所述薄膜晶体管的栅电极同层设置；所述半导体介质层与所述薄膜晶体管的有源层同层设置；所述第二电极与所述薄膜晶体管的漏电极或所述像素电极同层设置；所述第一电极、第二电极和半导体介质层在基底上的正投影重叠。
本发明实施例还提供了一种显示面板，包括前述的阵列基板，或包括前述的像素电路。
本发明实施例提供了一种阵列基板及其制备方法、像素电路和显示面板，通过设置可调存储电容，且使得可调存储电容的电容值变化与耦合电容和液晶电容在薄膜晶体管开启和关闭时的变化相匹配，改善了像素馈通电压的不稳定性，从而解决了现有液晶面板存在的闪烁、交叉噪声、残像等画面品质问题。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例的阵列基板的等效电路图；
图2为可调存储电容的两个电极之间的压差VG与电容值Cst1的关系曲线图；
图3为实施例一的阵列基板的俯视结构示意图；
图4为图3中沿A-A的截面示意图；
图5为实施例一的形成栅电极和第一电极后的结构示意图；
图6为实施例一的形成栅绝缘层后的结构示意图；
图7为实施例一的形成有源层和半导体介质层后的结构示意图；
图8为实施例一的形成源电极、漏电极和第二电极后的结构示意图；
图9为实施例二的阵列基板的俯视结构示意图；
图10为图9中沿B-B的截面示意图；
图11为实施例二的形成源电极和漏电极后的结构示意图；
图12为实施例二的形成层间绝缘层后的结构示意图；
图13为实施例二的形成像素电极和第二电极后的结构示意图。
附图标记说明：
10-基底； 11-栅电极； 12-有源层；
13-源电极； 14-漏电极； 15-第一电极；
16-半导体介质层； 17-第二电极； 18-电容调节控制线；
19-像素电极； 22-栅线； 23-数据线；
30-栅绝缘层； 40-层间绝缘层； 100-薄膜晶体管；
200-可调存储电容。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
像素馈通电压ΔVp可以通过以下方程式来表达：
ΔVp＝Cgd*(VGH-VGL)/(Cgd+Clc+Cst)
其中，ΔVp为像素馈通电压，Cgd为栅电极和源漏极之间的耦合电容，Clc为液晶电容，Cst为存储电容，VGH为开启电压，VGL为关闭电压。
经本申请发明人研究发现，现有薄膜晶体管在开启ON和关闭OFF过程中，Cgd和Clc会发生变化，从而导致ΔVp在薄膜晶体管的ON和OFF时波动，进而导致闪烁、交叉噪声、残像等画面品质问题。而现有设计中，通常将公共电极和像素电极之间的电容作为存储电容，一旦阵列基板制作完成，固定形状的公共电极和像素电极所形成的存储电容为固定值，因此ΔVp的不稳定性无法避免。因此，本申请提出了一种设置有可调存储电容的阵列基板和像素电路，通过调节可调存储电容在薄膜晶体管ON和OFF时的大小，来消除Cgd和Clc的变化，从而稳定ΔVp。
图1为本发明实施例的像素电路的等效电路图。如图1所示，该阵列基板包括设置在基底上的栅线22、数据线23、薄膜晶体管和像素电极，还包括可调存储电容200和电容调节控制线18，其中可调存储电容200包括第一电极、第二电极以及夹设在第一电极和第二电极之间的半导体介质层，第一电极与电容调节控制线18连接，第二电极与薄膜晶体管的漏电极连接，或者第二电极与像素电极连接，电容调节控制线18用于调节可调存储电容200两个电极之间的电压差，改变可调存储电容200的电容值。
具体地，由于本发明实施例中的可调存储电容的两个电极之间的介质层包括半导体介质层，因此可调存储电容的电容值取决于两个电极的电压差，而两个电极的电压差取决于电容调节控制线18与漏电极或电容调节控制线18与像素电极之间的电压差，因此，通过调节电容调节控制线18上的电压，就能够实现可调存储电容200的调节。当使得可调存储电容200的电容值变化与Cgd和Clc的变化相匹配时，就能改善ΔVp的不稳定性，从而改善闪烁、交叉噪声、残像等画面品质问题。
实际实施时，电容调节控制线18可以设置成与栅线22同层，也可以设置在其它层。当电容调节控制线18与栅线22设置在不同层时，电容调节控制线18与栅线22在基底上的正投影间隔一定距离，这样就不会出现由于电容调节控制线18与栅线22重叠而产生寄生电容，避免了额外寄生电容对像素馈通电压的影响。在一个优选的实施例中，电容调节控制线18在基底上的正投影与栅线22在基底上的正投影相互平行设置，这样就更有利于电容调节控制线18上的控制信号的传输，避免了额外的干扰。
图2为本发明实施例可调存储电容两个电极之间的压差VG与电容值Cst1的关系曲线图。如图2所示，曲线图中可以划分为三部分，分别为第一平缓区域A、变化区域B和第二平缓区域C，在第一平缓区域A和第二平缓区域B内，电容值Cst1不受VG的控制从而保持不变，在变化区域B内，电容值Cst1随着VG的变化而变化。所以，在实际使用中，需要使得VG处于变化区域B内，从而方便对电容值Cst1进行调节，变化区域B的具体数值范围需要根据可调存储电容的具体结构而定。在TFT的On和Off状态时，当使得可调存储电容200的电容值Cst1的变化与栅电极和源漏极之间的耦合电容Cgd、液晶电容Clc的变化相匹配时，就可以减弱像素的馈通电压ΔVp的变化或使得像素的馈通电压ΔVp保持不变，从而减弱或消除由于像素的馈通电压ΔVp的变化而导致的闪烁、交叉噪声、残像等画面品质问题，提高产品的品质。
下面将通过具体的实施例详细说明本发明实施例的技术方案。其中，实施例中所说的“构图工艺”包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是现有成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
实施例一：
图3为本发明第一实施例阵列基板的俯视结构示意图。从图3中可以看出，本实施例的阵列基板包括设置在基底上的薄膜晶体管100和像素电极19，还包括可调存储电容200和电容调节控制线18。其中薄膜晶体管100包括栅电极、源电极13和漏电极14。
图4为图3中沿A-A的截面示意图，图4更清楚地示出了薄膜晶体管100和可调存储电容200的结构关系。从图4中可以看出，本实施例的阵列基板的薄膜晶体管100包括依次设置在基底10上的栅电极11、栅绝缘层30、有源层12、源电极13和漏电极14。可调存储电容200包括依次设置在基底10上的第一电极15、半导体介质层16和第二电极17，其中，第一电极15与栅电极11设置在同一层，第二电极17与漏电极14设置在同一层并且相互连接，半导体介质层16与有源层12设置在同一层，半导体介质层16在基底10上的正投影与第一电极15在基底10上的正投影重叠，第二电极17在基底10上的正投影与第一电极15在基底10上的正投影重叠。这样，可以在制作薄膜晶体管时同时制作可调存储电容，不会影响阵列基板的工艺流程。在图4中，第一电极15和半导体介质层16之间还设置有栅绝缘层30。
在图4中，没有示出电容调节控制线的具体位置，在实际实施中，可以根据需要将电容调节控制线与第一电极15设置在同一层，也可以将电容调节控制线与第一电极15设置在不同层上，只要电容调节控制线与第一电极15连接。在一个优选的实施例中，电容调节控制线与栅电极11设置在同一层。
本实施例可调存储电容对固定存储电容进行补偿，弥补栅电极和源漏极之间的耦合电容Cgd、液晶电容Clc的变化，改善馈通电压ΔVp的变化，并改善闪烁、交叉噪声、残像等画面品质问题，提高产品的品质。
下面通过本实施例的阵列基板的制备过程详细说明本方案。
第一次构图工艺：在基底10上形成栅线、栅电极11、第一电极15和电容调节控制线图案，具体包括：在基底10上沉积栅金属薄膜；在栅金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在栅线、栅电极、第一电极和电容调节控制线位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出栅金属薄膜；对完全曝光区域的栅金属薄膜进行刻蚀并剥离剩余的光刻胶，形成栅电极11、第一电极15、栅线(图中未示出)和电容调节控制线(图中未示出)图案，其中，电容调节控制线与第一电极15相连接，如图5所示。随后，沉积栅绝缘层30，栅绝缘层30覆盖栅电极11、第一电极15、栅线和电容调节控制线，如图6所示。其中，基底可以采用玻璃基底或石英基底，栅金属薄膜可以采用铂Pt、钌Ru、金Au、银Ag、钼Mo、铬Cr、铝Al、钽Ta、钛Ti、钨W等金属中的一种或多种，栅绝缘层可以采用氮化硅SiNx、氧化硅SiOx或SiNx/SiOx的复合层。
第二次构图工艺：在栅绝缘层上形成有源层和半导体介质层图案，具体包括：在栅绝缘层30上沉积半导体薄膜；采用单色调掩膜版对半导体薄膜进行曝光并显影，在有源层和半导体介质层图案位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出半导体薄膜；对完全曝光区域的半导体薄膜进行刻蚀并玻璃剩余的光刻胶，形成有源层12和半导体介质层16的图案，如图7所示，半导体介质层16在基底10上的正投影与第一电极15在基底10上的正投影重叠。其中，半导体薄膜可以是非晶硅、多晶硅或微晶硅材料，也可以是金属氧化物材料，金属氧化物材料可以是铟镓锌氧化物(Indium GalliumZinc Oxide，IGZO)或铟锡锌氧化物(Indium Tin Zinc Oxide，ITZO)。
第三次构图工艺：形成数据线、源电极、漏电极和第二电极图案，具体包括：在形成有前述图案的基底上沉积源/漏金属薄膜；在源/漏金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在源电极、漏电极、第二电极、第二电极与漏电极相连接的位置以及数据线位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出源/漏金属薄膜；对完全曝光区域的源/漏金属薄膜进行刻蚀并剥离剩余的光刻胶，形成源电极13、漏电极14、第二电极17和数据线(图中未示出)的图案，其中，第二电极17与漏电极14相连接，第二电极17在基底10上的正投影与第一电极15在基底10上的正投影重叠，如图8所示。
后续还包括形成层间绝缘层的第四次构图工艺和形成像素电极的第五次构图工艺等处理，这里不再赘述。
通过图5至图8的阵列基板的制备过程可以看出，在制备薄膜晶体管的过程中同时制备出可调存储电容和电容调节控制线，没有增加构图工艺次数，可以利用现有制备工艺完成可调存储电容和电容调节控制线的制备。
本实施例制备出的阵列基板如图8所示，包括：
设置在基底10上的栅电极11、第一电极15和电容调节控制线(图中未示出)；
覆盖栅电极11、第一电极15和电容调节控制线的栅绝缘层30；
设置在栅绝缘层30上的有源层12和半导体介质层16，其中半导体介质层16在基底10上的正投影与第一电极15在基底10上的正投影重叠；
设置在有源层12上的源电极13、漏电极14，以及设置在半导体介质层16上的第二电极17，第二电极17与漏电极14连接，第二电极17在基底10上的正投影与第一电极15在基底10上的正投影重叠。
实施例二：
图9为本发明第二实施例阵列基扳的俯视结构示意图。从图9中可以看出，本实施例的阵列基板包括设置在基底上的薄膜晶体管100和像素电极19，还包括可调存储电容200和电容调节控制线18。其中薄膜晶体管100包括栅电极、源电极13和漏电极14。
图10为图9中沿B-B的截面示意图，图10更清楚地示出了薄膜晶体管100和可调存储电容200的结构关系。从图10中可以看出，薄膜晶体管100包括依次设置在基底10上的栅电极11、栅绝缘层30、有源层12、源电极13和漏电极14。可调存储电容200包括依次设置在基底10上的第一电极15、半导体介质层16和第二电极17，其中，第一电极15与栅电极11设置在同一层。与实施例一不同的是，本实施例中的第二电极17与像素电极设置在同一层并且相互连接。在显示技术领域，像素电极与漏电极14是连接的，因此，本实施例通过使第二电极17与像素电极19相互连接，即相当于第二电极17与漏电极14相连接。另外，与实施例一不同的是，本实施例中的第一电极15与第二电极17之间还设置有层间绝缘层40，层间绝缘层40设置在半导体介质层16与第二电极17之间。
在本实施例的图10中，同样没有示出电容调节控制线的具体位置，在实际实施中，可以根据需要将电容调节控制线与第一电极15设置在同一层，也可以将电容调节控制线与第一电极15设置在不同层上，只要电容调节控制线与第一电极15连接。在一个优选的实施例中，电容调节控制线与栅电极11设置在同一层。
本实施例可调存储电容对该固定存储电容进行补偿，弥补栅电极和源漏极之间的耦合电容Cgd、液晶电容Clc的变化，改善馈通电压ΔVp的变化，并改善闪烁、交叉噪声、残像等画面品质问题，提高产品的品质。
下面通过本实施例的阵列基板的制备过程详细说明本方案。
本实施例的第一、第二次构图工艺与实施例一的第一、第二次构图工艺相同，在此不再赘述。
第三次构图工艺：形成源电极和漏电极，具体包括：在形成有有源层12和半导体介质层16的栅绝缘层30上沉积源/漏金属薄膜；在源/漏金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在源电极、漏电极以及数据线位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出源/漏金属薄膜；对完全曝光区域的源/漏金属薄膜进行刻蚀并剥离剩余的光刻胶，形成源电极13、漏电极14和数据线(图中未示出)的图案，如图11所示。
第四次构图工艺：形成具有过孔的层间绝缘层，具体包括：在形成上述图案的基底上沉积层间绝缘薄膜；在层间绝缘薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在过孔位置形成完全曝光区域，无光刻胶，在其它位置形成未曝光区域，保留光刻胶；对完全曝光区域的层间绝缘薄膜进行刻蚀并剥离剩余的光刻胶，形成具有过孔(图中未示出)的层间绝缘层40图案，过孔位于漏电极上方，如图12所示。
第五次构图工艺：在层间绝缘层上形成像素电极和第二电极，具体包括：在层间绝缘层40上沉积透明导电薄膜；采用单色调掩膜版对透明导电薄膜进行曝光显影，在像素电极、第二电极以及第二电极与像素电极连接的位置形成未曝光区域，在其它位置形成完全曝光区域；对完全曝光区域的透明导电薄膜进行刻蚀并剥离剩余的光刻胶，形成像素电极19和第二电极17的图案，像素电极19通过过孔与漏电极14连接，第二电极17与像素电极19连接，第二电极17在基底10上的正投影与所述第一电极15在基底10上的正投影重叠，如图13所示。
通过本实施例的阵列基板的制备过程可以看出，在制备薄膜晶体管的过程中同时制备出可调存储电容和电容调节控制线，没有增加构图工艺次数，可以利用现有制备工艺完成可调存储电容和电容调节控制线的制备。
本实施例制备的阵列基板如图13所示，包括：
设置在基底10上的栅电极11、第一电极15和电容调节控制线(图中未示出)；
覆盖栅电极11、第一电极15和电容调节控制线上的栅绝缘层30；
设置在栅绝缘层30上的有源层12和半导体介质层16，其中半导体介质层16在基底10上的正投影与第一电极15在基底10上的正投影重叠；
设置在有源层12上的源电极13和漏电极14；
覆盖源电极13和漏电极14上的层间绝缘层40；
设置在层间绝缘层40上的像素电极19和第二电极17，第二电极17与像素电极19连接，第二电极17在基底10上的正投影与第一电极15在基底10上的正投影重叠。
实施例三：
本发明实施例还提出了一种阵列基板的制备方法，包括：
在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，可调存储电容包括第一电极、第二电极以及夹设在第一电极与第二电极之间的半导体介质层，第一电极与电容调节控制线连接，第二电极与薄膜晶体管的漏电极或像素电极连接。
其中，在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，包括：
S1：形成包括栅电极、第一电极、电容调节控制线、有源层和半导体介质层的第一阵列结构层，其中，所述第一电极与所述电容调节控制线连接，所述半导体介质层在基底上的正投影与所述第一电极在基底上的正投影重叠；
S2：形成包括源电极、漏电极、像素电极和第二电极的第二阵列结构层，其中，所述第二电极与所述漏电极或像素电极连接，所述第二电极在基底上的正投影与所述第一电极在基底上的正投影重叠。
其中，步骤S1可以包括：
S11：在基底上形成栅电极、第一电极和电容调节控制线，所述第一电极与所述电容调节控制线连接；
S12：形成覆盖所述栅电极、第一电极和电容调节控制线的栅绝缘层；
S13：在栅绝缘层上形成有源层和半导体介质层，所述半导体介质层在基底上的正投影与所述第一电极在基底上的正投影重叠。
步骤S2可以包括：
S211：形成源电极、漏电极和第二电极，第二电极与漏电极连接，第二电极在基底上的正投影与第一电极在基底上的正投影重叠；
S212：形成覆盖源电极、漏电极和第二电极的层间绝缘层；
S213：在层间绝缘层上形成像素电极。
步骤S2还可以包括：
S221：形成源电极和漏电极；
S222：形成覆盖所述源电极和漏电极的层间绝缘层；
S223：在层间绝缘层上形成像素电极和第二电极，所述第二电极与所述像素电极连接，所述第二电极在基底上的正投影与所述第一电极在基底上的正投影重叠。
该制备方法提供的阵列基板，可以在制备薄膜晶体管的过程中同时制备可调存储电容，没有增加阵列基板的构图工艺，改善了馈通电压ΔVp的不稳定性，改善了闪烁、交叉噪声、残像等画面品质问题，提高了产品品质。
实施例四：
在本实施例中，提供了一种像素电路，包括薄膜晶体管和像素电极，还包括可调存储电容和电容调节控制线，电容调节控制器用于调节可调存储电容的两个电极之间的电压差，改变所述可调存储电容的电容值。
优选地，可调存储电容包括第一电极、第二电极以及夹设在第一电极与第二电极之间的半导体介质层，第一电极与所述电容调节控制线连接，第二电极与薄膜晶体管的漏电极或像素电极连接。
具体地，第一电极和电容调节控制线与薄膜晶体管的栅电极同层设置，半导体介质层与薄膜晶体管的有源层同层设置，第二电极与薄膜晶体管的漏电极同层设置且相互连接或者第二电极与所述像素电极同层设置且相互连接。
实施例五：
基于前述实施例的发明构思，本发明实施例还提供了一种显示面板，该显示面板包括采用前述实施例的阵列基板，或包括采用前述实施例的像素电路。显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种阵列基板，包括设置在基底上的薄膜晶体管和像素电极，其特征在于，还包括可调存储电容和电容调节控制线，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。
2.根据权利要求1所述的阵列基扳，其特征在于，所述第一电极和电容调节控制线与所述薄膜晶体管的栅电极同层设置；所述半导体介质层与所述薄膜晶体管的有源层同层设置；所述第二电极与所述薄膜晶体管的漏电极或所述像素电极同层设置。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一电极、第二电极和半导体介质层在基底上的正投影重叠。
4.一种阵列基板的制备方法，其特征在于，包括：
在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与所述第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。
5.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，包括：
在基底上形成栅电极、第一电极和电容调节控制线，所述第一电极与所述电容调节控制线连接；
形成覆盖所述栅电极、第一电极和电容调节控制线的栅绝缘层；
在栅绝缘层上形成有源层和半导体介质层；
形成源电极、漏电极和第二电极，所述第二电极与所述漏电极连接；
形成覆盖所述源电极、漏电极和第二电极的层间绝缘层；
在层间绝缘层上形成像素电极。
6.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述在基底上形成薄膜晶体管、像素电极、可调存储电容和电容调节控制线，包括：
在基底上形成栅电极、第一电极和电容调节控制线，所述第一电极与所述电容调节控制线连接；
形成覆盖所述栅电极、第一电极和电容调节控制线的栅绝缘层；
在栅绝缘层上形成有源层和半导体介质层；
形成源电极和漏电极；
形成覆盖所述源电极和漏电极的层间绝缘层；
在层间绝缘层上形成像素电极和第二电极，所述第二电极与所述像素电极连接。
7.一种像素电路，包括薄膜晶体管和像素电极，其特征在于，还包括可调存储电容和电容调节控制线，所述电容调节控制器用于调节所述可调存储电容两个电极之间的电压差，改变所述可调存储电容的电容值。
8.根据权利要求7所述的像素电路，其特征在于，所述可调存储电容包括第一电极、第二电极以及夹设在所述第一电极与第二电极之间的半导体介质层，所述第一电极与所述电容调节控制线连接，所述第二电极与所述薄膜晶体管的漏电极或像素电极连接。
9.根据权利要求8所述的像素电路，其特征在于，所述第一电极和电容调节控制线与所述薄膜晶体管的栅电极同层设置；所述半导体介质层与所述薄膜晶体管的有源层同层设置；所述第二电极与所述薄膜晶体管的漏电极或所述像素电极同层设置；所述第一电极、第二电极和半导体介质层在基底上的正投影重叠。
10.一种显示面板，其特征在于，包括如权利要求1～3任一所述所述的阵列基板，或包括如权利要求7～9任一所述的像素电路。
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